fpga設(shè)計(jì)實(shí)例ppt課件(完整版)
【正文】 ? begin ? link_sda=0。 ? always (posedge sclk or negedge rst) ? begin ? if(!rst) ? scl=1。b00000001, ? start = 839。 ? output sda 。 sda信號的串行數(shù)據(jù)位必須在 scl為低電平時變化，若變?yōu)楦邉t為 1，否則為零。 input [3:0] IN。 ? －余 3碼是一個自補(bǔ)碼 ,即對于任意一個余 3碼 a,存在另外一個 a’, 使得 a+a’=9。 always ( posedge CLK or negedge RSTB ) Q = ( !RSTB )? 0: {Q,IN}。 endmodule ? 把 4位的并行數(shù)據(jù)轉(zhuǎn)換為符合以下協(xié)議的串行數(shù)據(jù)流，數(shù)據(jù)流用 scl和 sda兩條線傳輸， sclk為輸入的時鐘信號， data[3:0]為輸入數(shù)據(jù)， d_en為數(shù)據(jù)輸入的使能信號。 ? input sclk 。 ? assign sda=link_sda? sdabuf:139。b00100000, ? bit5 = 839。 ? sdabuf=1。 ? state=bit1。 ? bit3: if(!scl) ? begin ? sdabuf=databuf[1]。 ? end ? else ? state =bit5。 一般來說，偽隨機(jī)序列的電路為一個反饋移位寄存器，它可分為線性反饋移位寄存器（簡稱LFSR計(jì)數(shù)器）和非線性反饋移位寄存器，由線性反饋移位寄存器產(chǎn)生出的周期最長的二進(jìn)制數(shù)字序列稱為最大長度線性反饋移位寄存器序列，通常簡稱為 M序列。 根據(jù)特征多項(xiàng)式： ?（ x）＝ X9＋ X4＋ 1可以推出下列關(guān)系。 分析： 在一般情況下，為了保證計(jì)算結(jié)果的可靠性，需要將序列 D用 N位寄存器鎖存。 4 、組合應(yīng)用 在具體應(yīng)用中，如果將幾種方法組合使用，計(jì)算電路會更加合理、高效。 考慮由于各人因素按鍵時可能會產(chǎn)生多個尖脈沖，因此需要設(shè)計(jì) 一種功能，使得在檢測到啟動鍵有效后封鎖啟動鍵的再次輸入，直到系統(tǒng)復(fù)位。在輸入按鍵的控制下，產(chǎn)生單脈沖，脈沖的寬度由 8位的輸入數(shù)據(jù)控制。要求信號總延時要小于輸入信號碼元周期。 assign lfsr_b[3 : 0] = lfsr_a[4 : 1] ^ lfsr_a[8 : 5] ^ lfsr_a[3 : 0] assign lfsr_b[8] = lfsr_a [0]； always ( posedge clock or posedge reset ) if ( reset ) lfsr_a = 9`h1ff； //反饋為異或情況 else lfsr_a[8 : 0] = lfsr_b[8 : 0]。 ? 一個 2n－ 1的 M序列，可以用 n級的移位寄存器產(chǎn)生。 ? state=ready。 ? end ? else ? state =bit3。 ? bit1: if(!scl) ? begin ? sdabuf=databuf[3]。 ? state=start。b10000000。 ? parameter ready = 839。 ? output scl 。如果 scl為高電平時，sda由低變高，串行數(shù)據(jù)結(jié)束。 input LOAD,
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