fpga設(shè)計流程(完整版)
【正文】 DIF網(wǎng)表作為輸入網(wǎng)表而直接進行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進行后續(xù)處理。FPGA設(shè)計流程FPGA設(shè)計人體分為設(shè)計輸入、綜合、功能仿真（前仿真）、實現(xiàn)、時序仿真（后仿真）、配置下載等六個步驟，設(shè)計流程如圖2所示。2 設(shè)計綜合綜合，就是針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計方案。如果設(shè)計模型較大，可以采用層次化方式進行綜合，先綜合下級模塊，后綜合上級模塊。 4 設(shè)計實現(xiàn)實現(xiàn)可理解為利用實現(xiàn)工具把邏輯映射到目標器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報告）。（5）配置：產(chǎn)生FPGA配置時的需要的位流文件。Synopsys公司的PrimeTime是一個很好的時序分析工具，利用它可以達到更好的效果。使用電纜下載時有多種直載方式，如對Xilinx公司的FPGA下載可以使用JTAG Programmer、Hardware Programmer、PROM Programmer三種方式，而對Altera公司的FPGA可以選擇JTAG方式或Passive Serial方式。從圖3中可以看到有三處可以由Modelsim進行仿真：第一處是寄存器傳輸級（RTL）仿真，此級仿真是對設(shè)計的語法和基本功能進行驗證（不含時序信息）；第二處是針對特定的FPGA廠有技術(shù)的仿真，此級偽真是在綜合后、實現(xiàn)前而進行的功能級仿真，功能級仿真一般驗證綜合后是否可以得到設(shè)計者所需要的正確功能；第三處仿真是門級仿真，此級仿真是針對門級時序進行的仿真，門級仿真體現(xiàn)出由于布局布線而產(chǎn)生的實際延時。將FPGA設(shè)計（以HDL方式）輸入后進行編譯即可進行前仿真，其最新版本Modelsim SE/Plus HDL混合仿真。此網(wǎng)表是由針對特定FPGA器件的基本單元組成的。使用FPGA Compiler II進行綜合后可以導(dǎo)出EDIF網(wǎng)絡(luò)。可以利用布線工具Foundation Series選用具體器件（如Virtex系列器件）進行布局布線加以實現(xiàn)，也可以使用布線工具Quartus選用Apex20ke系列器件進行布局布線加以實現(xiàn)，同時輸出相應(yīng)的VHDL或Verilog HDL格式，以便在Modelsim下進行仿真。因此，在Modelsim下進行仿真，需要設(shè)置廠家?guī)煨畔ⅰ＝M模式方式類似批處理方式，可以連續(xù)執(zhí)行事先在文件中寫好的多個執(zhí)行命令，這對重新仿真或重復(fù)執(zhí)行多
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