【正文】 ................................................................. 10 輸入 模塊 .................................................................................................................. 10 寄存器 模塊 ............................................................................................................... 11 輸出 模塊 ................................................................................................................... 11 計數(shù) 模塊 ................................................................................................................... 11 第 4 章 程序設(shè)計 .................................................................................................................. 13 主程序 ....................................................................................................................... 13 always 語句 ............................................................................................................... 13 ifelse 語句 ................................................................................................................ 13 第 5 章 波形仿真 .................................................................................................................. 14 結(jié)論 .......................................................................................................................................... 15 參考文獻 .................................................................................................................................. 16 附錄 1....................................................................................................................................... 17 致謝 .......................................................................................................................................... 18 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 1 第 1 章 緒論 計數(shù)器的種類 如果按照計數(shù)器中的觸發(fā)器是否同時翻轉(zhuǎn)分類，可將計數(shù)器分為 同步計數(shù)器 和異步計數(shù)器 兩種。 計數(shù)器是大規(guī)模集成電路中運用最廣泛的結(jié)構(gòu)之一。 VerilogHDL。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法 運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。對第三方 EDA 工具的良 好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 4 增強收發(fā)器設(shè)計和驗證 —— 更新了 Arria V FPGA 的收發(fā)器工具包支持，進一步提高收發(fā)器數(shù)據(jù)速率(對于 Stratix V FPGA，高達 Gbps)。 Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。當(dāng)然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，包括 進程和隊列級。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 1989 年 CADENCE 公司收購了 GDA 公司，使得VerilogHDL成為了該公司的獨家專利。 隨著 Verilog HDLXL 的成功， Verilog HDL 語言得到迅速發(fā)展。 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。 P L I 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。 提供強有力的文件讀寫能力。 EDA 技術(shù)就 是以計算機為工具，設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 VHDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。本文所指的 EDA 技術(shù)，主要針對電子電路設(shè)計、 PCB 設(shè)計和 IC 設(shè)計。 圖 32 輸入 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 11 寄存器 模塊 圖 32 輸出寄存器 寄存器是中央處理器內(nèi)的組 成部分。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 13 第 4 章 程序 設(shè)計 主程序 使 用 Verilog HDL 語言編程。 else begin if(439。 ifelse 語句 if(439。 計數(shù)器作為 FPGA 實際應(yīng)用的一個例子，在日常生活中發(fā)揮著非常重要的作用。h0。 endmodule 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 18 致謝 在這次 的 課程設(shè)計中 ， 特別 要感謝我的指導(dǎo)教師董亮老師， 以及在同學(xué)的幫助下我才能 順利完成了這次 eda 課程設(shè)計。h9 == q) q = 439。