【文章內(nèi)容簡介】 計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支 持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 圖 21 Quartus II 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 3 功能 Quartus II 提供了完全集成 且與電路結(jié)構(gòu)無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設計實體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強大的邏輯綜合工具； 完備的電路功能仿真與時序邏輯仿真工具； 定時 /時序分析與關鍵路徑延時分析； 可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析； 支持軟件源文件的添加和創(chuàng)建，并將 它們鏈接起來生成編程文件； 使用組合編譯方式可一次完成整體設計流程； 自動定位編譯錯誤； 高效的期間編程與驗證工具； 可讀入標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項器件 Quartus II 設計套裝的其他特性包括： [1] DSP Builder 新的數(shù)字信號處理 (DSP)支持 —— 通過系統(tǒng)控制臺，與 MATLAB的 DDR 存儲器進行通信，并具有新的浮點功能，提高了設計效能，以及 DSP 效率。 經(jīng)過改進的視頻和圖像處理 (VIP)套裝以及視頻接 口 IP—— 通過具有邊緣自適應算法的 Scaler II MegaCore 功能以及新的 AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng) IP 內(nèi)核，簡化了視頻處理應用的開發(fā)。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 4 增強收發(fā)器設計和驗證 —— 更新了 Arria V FPGA 的收發(fā)器工具包支持，進一步提高收發(fā)器數(shù)據(jù)速率(對于 Stratix V FPGA，高達 Gbps)。 Verilog HDL 硬件描述語言 Verilog HDL 是一種硬件描述語言（ HDL:Hardware Discription Language） ，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀 80 年代中期開發(fā)出來的。前者由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購）開發(fā)。兩種HDL 均為 IEEE 標準 。 語言 簡介 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被 建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結(jié)構(gòu)組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模 擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。但是， Verilog HDL 語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。當然，完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。 主要能力 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。 用戶定義原語（ UDP）創(chuàng)建的靈活性。用戶定義的原 語既可以是組合邏輯原語，也可以是時序邏輯原語。 開關級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 提供顯式語言結(jié)構(gòu)指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 5 塊實例語句描述建模。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 能夠描述層次設計 ，可使用模塊實例結(jié)構(gòu)描述任何層次。 設計的規(guī)模可以是任意的；語言不對設計的規(guī)模（大?。┦┘尤魏蜗拗?。 Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設計者之間的交互語言。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設計者與模擬器交互的例程集合。 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，包括 進程和隊列級。 能夠使用內(nèi)置開關級原語在開關級對設計完整建模。 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設計描述。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。 Verilog HDL 的混合方式建模能 力，即在一個設計中每個模塊均可以在不同設計層次上建模。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。（按位與）和（按位或）。 高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 可以顯式地對并發(fā)和定時進行建模。 提供強