【正文】 于 FPGA的計數(shù)器 設(shè)計 13 第 4 章 程序 設(shè)計 主程序 使 用 Verilog HDL 語言編程。 output reg [3:0]q。 else begin if(439。h1。 ifelse 語句 if(439。h1。 計數(shù)器作為 FPGA 實際應(yīng)用的一個例子，在日常生活中發(fā)揮著非常重要的作用。 input rst_n。h0。 else q = q + 439。 endmodule 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 18 致謝 在這次 的 課程設(shè)計中 ， 特別 要感謝我的指導(dǎo)教師董亮老師， 以及在同學(xué)的幫助下我才能 順利完成了這次 eda 課程設(shè)計。 end end assign overflow = 439。h9 == q) q = 439。 output overflow。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 16 參考文獻 [1] 夏宇聞． Verilog數(shù)字系統(tǒng)設(shè)計教程 ． 北京航空航天大學(xué)出版社 ． [2] 李景華 , 杜玉遠 ． Verilog HDL語言及數(shù)字系統(tǒng)設(shè)計 ． 國防工業(yè)出版社 ． [3] 劉睿強 , 童貞理 , 尹洪劍 ． Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐 ． 電子工業(yè)出版社 ． [4] 劉振來 , 張志榮 , 顧建雄 , 等 . 異步二進制可逆計數(shù)器的設(shè)計 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 17 附錄 1 實驗程序 module jishuqi(iclk,rst_n,q,overflow)。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 15 結(jié)論 在課程設(shè)計中采用 Verilog HDL 語言設(shè)計的計數(shù)器 , 借助其功能強大的語言結(jié)構(gòu) , 簡明的代碼描述復(fù)雜控制邏輯設(shè)計 , 與工藝無關(guān)特性 , 在提高工作效率的同時達到求解目的 , 并可以通過 Verilog HDL 語言的綜合工具進行相應(yīng)硬件電路的生成 ,具有傳統(tǒng)邏輯設(shè)計方法所無法比擬的優(yōu)越性。h0。h9 == q。h0。 always (posedge iclk or negedge rst_n) begin if(~rst_n) q = 439。 input iclk。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。在中央處理器的控制部件中，包含的寄存器有指令寄存器 (IR)和程序計數(shù)器 (PC)。一個模塊可以在另一個模塊中調(diào)用。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 10 第 3 章 設(shè)計 思路 模塊是 Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 概念 EDA 技術(shù)的概念 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 9 EDA 技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標準中沒有定義。 可以顯式地對并發(fā)和定時進行建模。（按位與）和 |（按位或）。 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器 傳送級（ RT L）到算法級，包括進程和隊列級。 這些方式包括：行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù) 賦值語句 方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實例語句描述建模。 用戶定義原語（ UDP）創(chuàng)建的靈活性。 1995 年 12 月， IEEE 制定了 Verilong HDL 的標準 IEEE13641995. 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 7 任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語言是以一種高級語言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實現(xiàn) RTL 級仿真，用以驗證設(shè)計的正確性，而不必像在傳統(tǒng)的手工設(shè)計過程中那樣，必須等到完成樣機后才能進行實測和調(diào)試。 1989 年 Cadence 公司收購了 Gateway 公司， Verilog HDL 成為 Cadence 公司的私有財產(chǎn)。 19841985 年 Moorby 設(shè)計出第一個關(guān)于 Verilog HDL 的 仿真器 。與之相比， VHDL 的學(xué)習(xí)要困難一些。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 6 語言 用途 Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。 高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 能夠描述層次設(shè)計 ，可使用模塊實例結(jié)構(gòu)描述任何層次。 可采用三種不同方式或混合方式對設(shè)計建模。 用戶定義原語（ UDP）創(chuàng)建的靈活性。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。被 建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀 80 年代中期開發(fā)出來的。支持 MAX7000/MAX3000 等乘積項器件 Quartus II 設(shè)計套裝的其他特性包括： [1] DSP Builder 新的數(shù)字信號處理 (DSP)支持 —— 通過系統(tǒng)控制臺，與 MATLAB的 DDR 存儲器進行通信，并具有新的浮點功能，提高了設(shè)計效能，以及 DSP 效率。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支 持器件類型的豐富和圖形界面的改變。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。但是并無法顯示計算結(jié)果，一般都是要通過外接 LCD 或 LED 屏才能顯示。它主要的指標在于計數(shù)器的位數(shù)，常見的有 3 位和 4 位的。 計數(shù)器的發(fā)展 狹義的計數(shù)器是指一些常用 計時器 ，例如體育比賽中測試時間的計時器等，但本詞條所要介紹的并不是這種計時器，要介紹的是應(yīng)用更為廣泛的時序邏輯電路中的計數(shù)器。 FPGA。最后 , 設(shè)計出了激勵代碼對其進行仿真驗證 , 實驗結(jié)果證明該設(shè)計符合功能要求 , 可以實現(xiàn)預(yù)定的