【正文】 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 II Abstract This course is designed to plete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of plex functions, can significantly reduce the plexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function. Key words: Decimal counter。 計數(shù)器是大規(guī)模集成電路中運用最廣泛的結構之一。在模擬及數(shù) 字集成電路設計當中 , 靈活地選擇與使用計數(shù)器可以實現(xiàn)很多復雜的功能 , 可以大量減少電路設計的復雜度和工作量。 VerilogHDL。 如果按照計數(shù)過程中數(shù)字增減分類，又可將計數(shù)器分為加法計數(shù)器、減法計數(shù)器和 可逆計數(shù)器 ，隨時鐘信號不斷增加的為加法計數(shù)器，不斷減少的為減法計數(shù)器，可增可減的叫做可逆計數(shù)器。計數(shù)器在數(shù)字系統(tǒng)中應用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法 運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。 在數(shù)字電子技術中應用的最多的 時序邏輯電路 。對第三方 EDA 工具的良 好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 4 增強收發(fā)器設計和驗證 —— 更新了 Arria V FPGA 的收發(fā)器工具包支持，進一步提高收發(fā)器數(shù)據(jù)速率(對于 Stratix V FPGA，高達 Gbps)。兩種HDL 均為 IEEE 標準 。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。當然，完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。 開關級基本結構模型，例如 pmos 和 nmos 等也被內置在語言中。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，包括 進程和隊列級。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 Verilog HDL 還具有內置邏輯函數(shù)，例如 amp。 提供強有力的文件讀寫能力。 1989 年 CADENCE 公司收購了 GDA 公司，使得VerilogHDL成為了該公司的獨家專利。 Verilog HDL 的發(fā)展歷 史 1981 年 Gateway Automation(GDA)硬件描述語言公司成立。 隨著 Verilog HDLXL 的成功， Verilog HDL 語言得到迅速發(fā)展。 1993 年，幾乎所有 ASIC 廠商都開始支持 Verilog HDL，并且認為 Verilog HDLXL是最好的仿真器。 基本邏輯門，例如 and、 or 和 nand 等都內置在語言中。 Verilog HDL 中有兩類 數(shù)據(jù)類型 ：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 P L I 是允許外部函數(shù)訪問 Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。 能夠使用內置開關級原語在開關級對設計完整建模。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控和顯示。 對高級編程語言結構，例如條件語句、情況語句和 循環(huán)語句 ，語言中都可以使用。 提供強有力的文件讀寫能力。 20 世紀 90 年代，國際上電子和計算機技術較為先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。 EDA 技術就 是以計算機為工具，設計者在 EDA 軟件平臺上，用硬件描述語言 VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。 應用 現(xiàn)在對 EDA 的概念或范疇用得很寬。本文所指的 EDA 技術，主要針對電子電路設計、 PCB 設計和 IC 設計。 設計的數(shù)據(jù)流行為使用連續(xù)賦值語句進行描述 。 圖 32 輸入 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 11 寄存器 模塊 圖 32 輸出寄存器 寄存器是中央處理器內的組 成部分。 輸出 模塊 圖 36 輸出 輸出端用來輸出計數(shù)后的結果 計數(shù) 模塊 圖 37 計數(shù)器 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 12 計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單 元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構成，這些觸發(fā)器有 RS 觸發(fā)器、 T 觸發(fā)器、 D 觸發(fā)器及 JK觸發(fā)器等。 通信 102班，姓名 青瓜 基