【正文】 A 的概念或范疇用得很寬。 20 世紀 90 年代，國際上電子和計算機技術較為先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。 對高級編程語言結構，例如條件語句、情況語句和 循環(huán)語句 ，語言中都可以使用。 能夠使用內(nèi)置開關級原語在開關級對設計完整建模。 Verilog HDL 中有兩類 數(shù)據(jù)類型 ：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 1993 年，幾乎所有 ASIC 廠商都開始支持 Verilog HDL，并且認為 Verilog HDLXL是最好的仿真器。 Verilog HDL 的發(fā)展歷 史 1981 年 Gateway Automation(GDA)硬件描述語言公司成立。 提供強有力的文件讀寫能力。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 開關級基本結構模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。兩種HDL 均為 IEEE 標準 。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 在數(shù)字電子技術中應用的最多的 時序邏輯電路 。 如果按照計數(shù)過程中數(shù)字增減分類，又可將計數(shù)器分為加法計數(shù)器、減法計數(shù)器和 可逆計數(shù)器 ，隨時鐘信號不斷增加的為加法計數(shù)器，不斷減少的為減法計數(shù)器，可增可減的叫做可逆計數(shù)器。在模擬及數(shù) 字集成電路設計當中 , 靈活地選擇與使用計數(shù)器可以實現(xiàn)很多復雜的功能 , 可以大量減少電路設計的復雜度和工作量。 關鍵詞 ： 計數(shù)器 ； VerilogHDL； QuartusⅡ ； FPGA； 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 II Abstract This course is designed to plete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of plex functions, can significantly reduce the plexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function. Key words: Decimal counter。 計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運 算的 邏輯電路 ，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構成，這些觸發(fā)器有 RS 觸發(fā)器、 T 觸發(fā)器、 D 觸發(fā)器及 JK觸發(fā)器等。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 2 第 2 章 設計 環(huán)境 Quartus II 軟件簡介 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 經(jīng)過改進的視頻和圖像處理 (VIP)套裝以及視頻接 口 IP—— 通過具有邊緣自適應算法的 Scaler II MegaCore 功能以及新的 AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng) IP 內(nèi)核，簡化了視頻處理應用的開發(fā)。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。但是， Verilog HDL 語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。這些方式包括：行為描述方式 — 使用過程化結構建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結構化方式 — 使用門和模通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 5 塊實例語句描述建模。PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設計者與模擬器交互的例程集合。 Verilog HDL 的混合方式建模能 力，即在一個設計中每個模塊均可以在不同設計層次上建模。1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL,獲得了巨大的成功，從而使得Verilog HDL 迅速得到推廣應用。 1986 年 Moorby 對 Verilog HDL 的發(fā)展又做出另一個巨大的貢獻，提出了用于快速門級仿真的 XL 算法。 主要 應用 下面列出的是 Verilog 硬件描述語言的主要能力： 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 能夠描述層次設計，可使用模 塊實例結構描述任何層次。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ P L I）機制進一步擴展。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設計 8 在 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。 這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了 EDA技術的迅速發(fā)展。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術。 圖 31 總 設計 圖 輸入 模塊 輸入端由輸入時鐘信號和清零控制輸入構成，用來接收輸入信號，實現(xiàn)對信號的控制計數(shù)。它主要的指標在于計數(shù)器的位數(shù)，常見的有 3 位和 4 位的。h0。 endmodule alway