eda基于vhdl的24進(jìn)制計數(shù)器課程設(shè)計(編輯修改稿)
2025-02-12 04:53 本頁面
【文章內(nèi)容簡介】 amp。EN)?1:0。endmodulemodule XS7D(DIN,DOUT)。input [3:0]DIN。output [6:0]DOUT。reg [6:0] DOUT。always @(DIN)begin case(DIN) 0:DOUT = 739。b1000000。 1:DOUT = 739。b1111001。 2:DOUT = 739。b0100100。 3:DOUT = 739。b0110000。 4:DOUT = 739。b0011001。 5:DOUT = 739。b0010010。 6:DOUT = 739。b0000010。 7:DOUT = 739。b1111000。 8:DOUT = 739。b0000000。 9:DOUT = 739。b0010000。 endcaseendendmodule module COUNT24(QL,QH,CLK,RRCO)。output [6:0] QL,QH。output RRCO。input CL
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