fpga基于hdl的十進(jìn)制計(jì)數(shù)器、顯示系統(tǒng)設(shè)計(jì)(編輯修改稿)
2024-12-14 16:35 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 進(jìn)行布局布線，雙擊 Generate Programming File生成下載文件，雙擊 Configure Target Device，按照提示完成下載。 下載后，改變撥動(dòng)開(kāi)關(guān)和按鍵，觀察結(jié)果。 使用 chipscope片內(nèi)邏輯分析 儀對(duì)設(shè)計(jì)進(jìn)行硬件調(diào)試，驗(yàn)證設(shè)計(jì)是否正確。掌握該調(diào)試方法和調(diào)試步驟。 三、 實(shí)驗(yàn) 結(jié)果 及分析 數(shù)碼管驅(qū)動(dòng)模塊 () module led(sum,q)。 input [3:0] sum。 output [6:0] q。 reg [6:0] q。 always @ (sum) begin case (sum) 439。b0000: q=739。b0000001。 439。b0001: q=739。b1001111。 439。b0010: q=739。b0010010。 439。b0011: q=739。b0000110。 439。b0100: q=739。b1001100。 439。b0101: q=739。b0100100。 439。b0110: q=739。b0100000。 439。b0111: q=739。b0001111。 439。b1000: q=739。b0000000。 439。b1001: q=739。b0000100。 439。b1010: q=739。b0001000。 439。b1011: q=739。b1100000。 439。b1100: q=739。b0110001。 439。b1101: q=739。b1000010。 439。b1110: q=739。b0110000。 439。b1111: q=739。b0111000。 endcase end endmodule 十進(jìn)制計(jì)數(shù)器 () module t10(CLK,CLR,ENA,SUM,COUT)。 input CLK。 input CLR。 input ENA。 output [3:0] SUM。 output COUT。 reg [3:0] SUM=439。b0000。 reg COUT=0。 always @ (posedge CLR or posedge CLK ) begin if( CLR ) begin SUM=439。b0000。 COUT=0。 end else if (ENA) begin if (SUM==439。b1001) begin SUM=439。b0000。 COUT=1。 end else begin
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1