fpga設(shè)計(jì)流程ppt課件(參考版)
2025-05-08 12:14本頁面
【正文】 R Design Entry Function Simulation Synthesis Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Timing Simulation ?時(shí)序仿真驗(yàn)證 Pamp。R Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Static Timing Analysis ?靜態(tài)時(shí)序分析給出 Pamp。R階段的約束包括時(shí)間約束和位置約束 ?時(shí)間約束有這樣幾種： tpd: pintopin delay，只用于組合邏輯 tsu： setup time，用于輸入 tco： clocktoout delay，用于輸出 fmax：內(nèi)部最高工作頻率 Cut timing path：用于低速路徑 Constraints（ Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Constraints（ Pamp。R在廠商開發(fā)工具中進(jìn)行 Constraints（ Pamp。R的輸入是綜合產(chǎn)生的 EDIF網(wǎng)表 ? Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Gate level Simulation ?門級仿真驗(yàn)證綜合結(jié)果與設(shè)計(jì)的一致性 ?門級仿真沒有延時(shí)，即使源文件中加入了延時(shí) ?門級仿真使用功能仿真相同的 TestBench ?門級仿真的結(jié)果必須與
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