fpga設(shè)計(jì)流程ppt課件-文庫(kù)吧資料
2025-05-11 12:14本頁(yè)面
【正文】 功能仿真一致 門(mén)級(jí)仿真的必要性 ?門(mén)級(jí)仿真并不是必要的 ?綜合將忽略敏感表，當(dāng)敏感表中的信號(hào)沒(méi)有包括進(jìn)程中用到的所有右值時(shí)，門(mén)級(jí)仿真將給出與功能仿真不同的結(jié)果 ?當(dāng)設(shè)計(jì)中使用了抽象描述（比如虛擬時(shí)鐘）時(shí)，必須做門(mén)級(jí)仿真 Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Synthesis ?綜合將行為級(jí)描述轉(zhuǎn)化成門(mén)級(jí)描述 ? FPGA廠商提供的開(kāi)發(fā)工具綜合效果都不太好，屬于入門(mén)級(jí) ?綜合應(yīng)在第三方工具上完成 ? PC平臺(tái)上常用的綜合工具： Leonardo Spectrum（ Mentor Graphics） 推薦 Syplify Pro（ Syplicity） Constraints（ Synthesis） Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Function Simulation ?功能仿真驗(yàn)證設(shè)計(jì)的正確性 ?功能仿真沒(méi)有延時(shí) ?使用專(zhuān)門(mén)的仿真工具，推薦 Active HDL ? Testbench用 VHDL/Verolog HDL編寫(xiě) ?功能仿真速度快，應(yīng)在功能仿真階段發(fā)現(xiàn)盡可能多的問(wèn)題 ?功能仿真做得好，可以大大減少調(diào)試時(shí)間 Testbench Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。FPGA系列培訓(xùn) 培訓(xùn)指導(dǎo)思想 ?基于實(shí)戰(zhàn) ?基于高速，復(fù)雜邏輯 FPGA系列培訓(xùn)計(jì)劃 ?熱身 FPGA標(biāo)準(zhǔn)設(shè)計(jì)流程 ?第一講 VHDL入門(mén) ?第二講
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