fpga設計實例ppt課件-文庫吧資料
2025-05-11 12:14本頁面
【正文】 ： ?（ x）＝ X9＋ X4＋ 1可以推出下列關系。特征多項式的表達式為 G（ x）＝ D0Xn＋ D1Xn－ 1＋ ……… ＋ Dn－ 2X2＋ Dn－ 1X1＋Dn ? 在設計 m序列產(chǎn)生器時，移位寄存器的反饋線的數(shù)目可由“ 常用 m序列產(chǎn)生器的特征多項式表 ”查表得到。 ? “多對一”方式，如圖 a，其中 Cn， Cn－ 1， Cn－ 2， ……… C0 ，為反饋系數(shù)，這些系數(shù)的取值為“ 1”或“ 0”，“ 1”表示該反饋支路連通，“ 0”表示該反饋支路斷開。 ? 一個 2n－ 1的 M序列，可以用 n級的移位寄存器產(chǎn)生。 一般來說，偽隨機序列的電路為一個反饋移位寄存器，它可分為線性反饋移位寄存器（簡稱LFSR計數(shù)器）和非線性反饋移位寄存器，由線性反饋移位寄存器產(chǎn)生出的周期最長的二進制數(shù)字序列稱為最大長度線性反饋移位寄存器序列，通常簡稱為 M序列。 ? state=ready。 ? default: ? begin ? link_sda=0。 ? state=ready。 ? end ? else ? state =bit5。 ? bit5: if(!scl) ? begin ? sdabuf = 0。 ? state=bit5。 ? end ? else ? state =bit3。 ? bit3: if(!scl) ? begin ? sdabuf=databuf[1]。 ? state=bit3。 ? end ? else ? state=bit1。 ? bit1: if(!scl) ? begin ? sdabuf=databuf[3]。 ? state=bit1。amp。 ? state=ready。 ? state=start。 ? sdabuf=1。 ? end ? // FSM ? always (negedge sclk or negedge rst) ? if(!rst) ? begin ? link_sda=0。 ? else ? scl=~scl。b10000000。b00100000, ? bit5 = 839。b00001000, ? bit3 = 839。b00000010, ? bit1 = 839。 ? parameter ready = 839。 ? assign sda=link_sda? sdabuf:139。 ? reg[3:0] databuf。 ? wire sda 。 ? output scl 。 ? input sclk 。 ? wire d_en 。 D a t a [ 3 : 0 ]s c l kd _ e nMs c ls d as c ls d a? module ptos ( d_en ,data ,scl ,sclk ,sda,rst )。如果 scl為高電平時，sda由低變高，串行數(shù)據(jù)結束。 endmodule ? 把 4位的并行數(shù)據(jù)轉換為符合以下協(xié)議的串行數(shù)據(jù)流，數(shù)據(jù)流用 scl和 sda兩條線傳輸， sclk為輸入的時鐘信號， data[3:0]為輸入數(shù)據(jù)， d_en為數(shù)據(jù)輸入的使能信號。 always ( posedge CLK or posedge LOAD
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