【正文】 的 FPGA芯片都需要經(jīng)過配置與編程才能實(shí)現(xiàn)用戶需要的功能。 模塊設(shè)計(jì)是 FPGA設(shè)計(jì)的根本 ，熟練掌握模塊設(shè)計(jì)能夠?yàn)檫M(jìn)一步利用 FPGA完成電子設(shè)計(jì)打好堅(jiān)實(shí)的基礎(chǔ) 。 FPGA設(shè)計(jì)與應(yīng)用 總結(jié)與結(jié)論 通過對經(jīng)典實(shí)例的分析 ， 可以了解硬件設(shè)計(jì)中一些基本模塊如何通過FPGA得到實(shí)現(xiàn) 。系統(tǒng)最多可以允許 3次輸入錯(cuò)誤 ，如果第 4次輸入錯(cuò)誤 ， 系統(tǒng)會(huì)自動(dòng)報(bào)警 。 CLR鍵可以清除用戶錯(cuò)誤輸入的數(shù)據(jù) ，但必須在按下 ENT鍵之前 。它包括了一個(gè) 12輸入鍵盤 （ 數(shù)字 0－ ENT、 CLR） ， 只有一個(gè) 3個(gè)數(shù)字的組合才能打開門 。 基本的存儲(chǔ)器類型有 RAM、 FIFO、 ROM這三種，由于通常的設(shè)計(jì)軟件提供相應(yīng)的宏單元，設(shè)計(jì)者可以通過手工編程和利用宏模塊這二種方式來設(shè)計(jì)各種類型的存儲(chǔ)器。 FPGA設(shè)計(jì)與應(yīng)用 存儲(chǔ)器設(shè)計(jì)實(shí)例 存儲(chǔ)器是數(shù)字系統(tǒng)的重要組成部分 ， 數(shù)據(jù)處理單元的處理結(jié)果需要存儲(chǔ) ， 許多處理單元的初始化數(shù)據(jù)也需要存放在存儲(chǔ)器中 。這 3種表示方法是等價(jià)的，相互之間可以轉(zhuǎn)換。狀態(tài)機(jī)的下一個(gè)狀態(tài)及輸出，不僅與輸入信號有關(guān)，而且還與寄存器當(dāng)前所處的狀態(tài)有關(guān)。 FPGA設(shè)計(jì)與應(yīng)用 狀態(tài)機(jī)設(shè)計(jì)實(shí)例 狀態(tài)機(jī)可以認(rèn)為是組合邏輯和寄存器邏輯的特殊組合，它一般包括兩個(gè)部分：組合邏輯部分和寄存器部分。 （ 1） 跟蹤并計(jì)算某一信號出現(xiàn)的次數(shù) （ 2） 作控制信號的條件 有時(shí)某些控制信號是根據(jù)計(jì)數(shù)器的某種狀態(tài)的出現(xiàn)而發(fā)生改變， 計(jì)數(shù)器負(fù)責(zé)跟蹤另外一個(gè)信號，例如移位寄存器在先動(dòng)作一拍的前 提下才進(jìn)行下一步的操作，或在動(dòng)作幾拍，或在另一個(gè)信號出現(xiàn)幾 次的情況下改變以前的動(dòng)作狀態(tài)等情況。 在實(shí)際設(shè)計(jì)中，如密碼門、 ATM提款機(jī)一類需要手動(dòng)輸入信息的地方，需要將某一具體信號進(jìn)行連續(xù)存儲(chǔ)，常會(huì)使用到這種移位寄存器。 FPGA設(shè)計(jì)與應(yīng)用 總結(jié)與結(jié)論 當(dāng)數(shù)字系統(tǒng)的復(fù)雜度進(jìn)一步提高，數(shù)據(jù)流的速度要求進(jìn)一步提升時(shí)， IC設(shè)計(jì)者就要很謹(jǐn)慎的考慮數(shù)字系統(tǒng)的時(shí)序問題，在對數(shù)字系統(tǒng)的定時(shí)關(guān)系進(jìn)行準(zhǔn)確的分析的基礎(chǔ)上掌握好同步技術(shù)是高水平的 IC設(shè)計(jì)者所必需的，也值得每個(gè) FPGA設(shè)計(jì)者研讀。若在此期間輸入數(shù)據(jù)改變，則輸出將不能預(yù)測，產(chǎn)生所謂亞穩(wěn)定現(xiàn)象。 WE的上升沿使數(shù)據(jù)存儲(chǔ)在 FPGA輸入端的電平敏感鎖存器中，同時(shí)使一異步式請求觸發(fā)器置位。 FPGA設(shè)計(jì)與應(yīng)用 異步接口 ◆ 微處理器存儲(chǔ)器映射中的 FPGA 使 FPGA和一微處理器通信的簡單方法是把它放在微處理器的存儲(chǔ)器映射中。 FPGA設(shè)計(jì)與應(yīng)用 異步接口 ◆ 握手發(fā)送數(shù)據(jù)的安全性 一般說來，圍繞握手過程的保護(hù)措施愈多，數(shù)據(jù)完整性愈大，但是系統(tǒng)性能愈低。 D型觸發(fā)器用于此目的比異步 RS觸發(fā)器更適合，因?yàn)樽赃吘壝舾?D型觸發(fā)器來的請求，在收到之后幾乎立刻就被接收系統(tǒng)用上節(jié)所述方法消除。若 FPGA只要求對單個(gè)異步到達(dá)的事件起響應(yīng)，則存儲(chǔ)立即式請求觸發(fā)器，如圖所示的電路，比同步 R型觸發(fā)器更簡單。這時(shí)，重要的是，按照同步設(shè)計(jì)原理，處理請求的信號交換（握手）功能需要采用 R型觸發(fā)器，其應(yīng)用示于圖中。故它包含一有效時(shí)鐘邊緣 。用允許標(biāo)志如圖所示，通知在兩系統(tǒng)之間傳送數(shù)據(jù)。 FPGA設(shè)計(jì)與應(yīng)用 異步接口 ◆ 互相同步的系統(tǒng) ◆ 互相異步的系統(tǒng) ◆ 握手發(fā)送數(shù)據(jù)的安全性 ◆ 同步系統(tǒng)的異步輸入 ◆ 亞穩(wěn)定性 ◆ 微處理器存儲(chǔ)器映射中的 FPGA FPGA設(shè)計(jì)與應(yīng)用 異步接口 ◆ 互相同步的系統(tǒng) 我們要討論的第一種接口是普通的互相同步的兩個(gè)同步系統(tǒng)的接口。 第二種設(shè)計(jì)方法是在各個(gè)受時(shí)鐘控制的部件之后分別接入緩沖器，并在兩個(gè)緩沖輸出端之間接一平衡網(wǎng)絡(luò)。 解決方法是使用一個(gè)低驅(qū)動(dòng)強(qiáng)度的源 D型觸發(fā)器 ， 并且不加緩沖 。 假設(shè)時(shí)鐘緩沖符合第三章中的規(guī)則 ， 則還有另外兩種設(shè)計(jì)方法可以采用 。 使 RAM和寄存器列一類電路元件，初始化時(shí)，要求在連續(xù)幾個(gè)時(shí)鐘周期中清除，這意味著同步清除。 混合使用全局異步清除和局部同步清除會(huì)使電路功能混亂，導(dǎo)致產(chǎn)生異常情況。 FPGA設(shè)計(jì)與應(yīng)用 同步清除 雖然本章中作為單元電路介紹的同步清除在功能上，在某些情況下，等效于異步清除，但是當(dāng)一電路有全局復(fù)位功能時(shí)優(yōu)先選用同步清除的理由如下： 某些電路具有自己的同步清除功能。這一設(shè)計(jì)中采用了本章介紹的所有設(shè)計(jì)方法。 FPGA設(shè)計(jì)與應(yīng)用 中央允許產(chǎn)生器 用不良設(shè)計(jì)方法設(shè)計(jì)的中央時(shí)鐘產(chǎn)生器，可以用等效的同步式電路取代。 FPGA設(shè)計(jì)與應(yīng)用 狀態(tài)產(chǎn)生 ◆ 狀態(tài)的有條件執(zhí)行 在所有標(biāo)準(zhǔn)部件中最重要的是同步二進(jìn)制計(jì)數(shù)器（ SBC） , SBC有許多用途，其中一種即狀態(tài)產(chǎn)生 . 在根據(jù)無條件執(zhí)行狀態(tài)序列原則設(shè)計(jì)的電路中，轉(zhuǎn)移僅限于用以實(shí)現(xiàn)非二進(jìn)制的無條件轉(zhuǎn)移類型是。它順序取16項(xiàng)數(shù)據(jù)，并輸出其和。 FPGA設(shè)計(jì)與應(yīng)用 狀態(tài)產(chǎn)生 ◆ 狀態(tài)的無條件執(zhí)行 在所有標(biāo)準(zhǔn)部件中最重要的是同步二進(jìn)制計(jì)數(shù)器（ SBC） , SBC有許多用途，其中一種即狀態(tài)產(chǎn)生 . 通常用單狀態(tài)譯碼器完成狀態(tài)的無條件執(zhí)行，此譯碼器連接在主計(jì)數(shù)器上。 當(dāng)復(fù)位端 R和置位端 S都為高電平時(shí)，沒有不確定狀態(tài)。同步清除用于全局復(fù)位，如在測試中用 ,它有兩種結(jié)構(gòu)。它有一個(gè)從其輸出端到其輸入端的反饋環(huán)路，使其能保持?jǐn)?shù)據(jù)長達(dá)若干個(gè)時(shí)鐘周期。在 FPGA的同步設(shè)計(jì)中應(yīng)避免使用異步清除 D型觸發(fā)器（它破壞了同步系統(tǒng)的兩個(gè)條件），應(yīng)代之以同步清除。這一過程就是取樣過程。 FPGA設(shè)計(jì)與應(yīng)用 同步部件 ◆ 基本的同步部件 ◆ 同步清除 D型觸發(fā)器 構(gòu)成同步基本部件基礎(chǔ)的是邊緣敏感 D型觸發(fā)器。 FPGA設(shè)計(jì)與應(yīng)用 第 4章 FPGA的同步設(shè)計(jì) 同步的定義 中央允許產(chǎn)生器 同步部件 狀態(tài)產(chǎn)生 異步接口 同步清除 時(shí)鐘歪斜的清除 總結(jié)與結(jié)論 FPGA設(shè)計(jì)與應(yīng)用 同步的定義 對于靜態(tài)同步設(shè)計(jì) ， 我們稱一個(gè)系統(tǒng)是同步的 ， 假若： ；并且仍是象一次時(shí)鐘那樣的時(shí)鐘信號 。事實(shí)上，從下面的示意圖可看出，它采用了并行處理的架構(gòu)，所以其速度快，由于主要采用與門邏輯實(shí)現(xiàn)邏輯功能，所以其資源耗費(fèi)也較少。 查找表乘法器的基本設(shè)計(jì)思路就是將乘積直接存放在存儲(chǔ)器中，將操作數(shù)（乘數(shù)和被乘數(shù)）作為地址訪問存儲(chǔ)器，得到的輸出數(shù)據(jù)就是乘法運(yùn)算的結(jié)果。這種方法硬件資源耗用較少，但一個(gè) 4位乘法需要 4個(gè)周期才能得到結(jié)果，速度比較慢，也可采用這種思想，用全邏輯實(shí)現(xiàn)，但延時(shí)較大。 FPGA設(shè)計(jì)與應(yīng)用 基本簡單數(shù)學(xué)運(yùn)算 ◆ 4位乘法器 組合邏輯實(shí)現(xiàn)的乘法器 移位相加乘法器 查找表乘法器 移位相加乘法器實(shí)現(xiàn)簡單，它的基本設(shè)計(jì)思想就是采用一種稱之為迭代的方式，根據(jù)乘數(shù)的每一位是否為 1進(jìn)行計(jì)算，若為 1則將被乘數(shù)移位相加，這種實(shí)現(xiàn)方式使得在乘法計(jì)算中，每算出一乘積項(xiàng)就加到乘積中，此時(shí)的積稱作部分積。 應(yīng)用逐位進(jìn)位計(jì)數(shù)器的原理，并在其基礎(chǔ)上加以改進(jìn)，因?yàn)椴捎酶窭状a進(jìn)行計(jì)數(shù)，每個(gè)狀態(tài)變化時(shí)，只有 1位信號發(fā)生改變，減少了毛刺現(xiàn)象的發(fā)生。對于位數(shù)較多的加法器，性能的提高比較明顯，但資源相對占用較多。計(jì)算高字節(jié)的加法器一個(gè)令進(jìn)位為 1，另一個(gè)令進(jìn)位為 0。對于位數(shù)較多的也可采用流水方式。實(shí)現(xiàn)速度比較快，但資源占用也比較大。對于多位逐位進(jìn)位加法器來說，也可采用流水方式改善性能。 FPGA設(shè)計(jì)與應(yīng)用 ◆ Verilog HDL的模塊組織 ◆ 基本的數(shù)據(jù)類型及常量、變量、信號 ◆ 運(yùn)算符及表達(dá)式 ◆ Verilog HDL基本語句 ◆ 典型電路的設(shè)計(jì) Verilog HDL入門 FPGA設(shè)計(jì)與應(yīng)用 總結(jié)與結(jié)論 這一章我們主要學(xué)習(xí)了一些 HDL語言的基本語法與我們以往學(xué)習(xí)的