cpld與fpgappt課件-文庫吧資料
2025-01-18 18:32本頁面
【正文】 功能。 例： 圖展示如何利用進位鏈實現(xiàn)加法器、比較器、計數(shù)器。 進位信號通過超前進位鏈從低序號 LE向高序號位進位 ， 同時進位到 LUT和進位鏈的下一級 。 典型 FPGA器件－ FLEX10K系列器件 FLEX10K的內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 邏輯陣列塊 快速通道（ Fast Track） I/O單元 IOE IOE 1 8 IOE IOE 1 8 IOE IOE 1 8 IOE IOE 1 8 IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE 邏輯陣列LAB EAB EAB 邏輯單元LE 邏輯陣列 LAB 嵌入式 陣列 FLEX 10K 的結(jié)構(gòu)圖 I/O單元 邏輯單元 (LE) LE是 FLEX10K結(jié)構(gòu)里的最小邏輯單位，它很緊湊，能有效地實現(xiàn)邏輯功能。 想想如何實現(xiàn)與門？ FLEX10K系列是工業(yè)界第一種嵌入式的 PLD器件，是高密度陣列嵌入式可編程邏輯器件。其中的隨機存儲器 RAM用于存儲 24選 1數(shù)據(jù)選擇器的數(shù)據(jù)信號， D、 C、 B、 A是輸入邏輯變量， F是輸出 例如，如下邏輯函數(shù)就可以用圖所示的查找表實現(xiàn)。 LUT的工作過程 ?用戶通過原理圖或 HDL語言描述了一個邏輯電路 ?CPLD/FPGA開發(fā)軟件計算邏輯電路的所有可能的結(jié)果（代碼），并把結(jié)果事先寫入 RAM ?輸入一個信號進行邏輯運算 就等于 輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。 目前 FPGA中多使用 4輸入的 LUT，所以每一個LUT可以看成一個有 4位地址線的 16x1的 RAM。這樣組合邏輯就實現(xiàn)了。 5） I/O控制塊 可控制 I/O引腳單獨配置為輸入、輸出、雙向工作模式 CPLD的邏輯實現(xiàn)原理 以一個簡單的電路為例 ,具體說明 PLD是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的，電路如下圖： 假設(shè)組合邏輯的輸出 (AND3的輸出 )為 f，則f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( !D表示 D的“非”） CPLD將以下面的方式來實現(xiàn)組合邏輯 f: A,B,C,D由 CPLD芯片的管腳輸入后進入可編程連線陣列（ PIA)，在內(nèi)部會產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個輸出。 3）擴展乘積項 對于更復雜的邏輯函數(shù)需要附加乘積項，可以利用另外一個宏單元，也允許利用擴展乘積項，作為附加的乘積項直接輸送到 LAB的宏單元中。 圖右側(cè)是一個可編程 D觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。2 ～ 162）宏單元 MAX7000A的宏單元組成： 邏輯陣列 乘積項選擇矩陣 可編程寄存器 圖 MAX7000宏單元結(jié)構(gòu) 邏輯陣列用來實現(xiàn)組合邏輯，為每個宏單元提供 5個乘積項。2 ～ 166362 ～ 1662 ～ 16I / O控制塊宏單元17 ～ 32 2 ～ 6 個 I/ O 引腳L A B B2 ～ 1616 Altera公司的 MAX7000A結(jié)構(gòu) 圖 MAX7000A器件基本結(jié)構(gòu) I N P U T / G C L K 1I N P U T / O E 2 / G C L K 2I N P U T / O E 1I N P U T / G C L R n36I / O控制塊宏單元33 ～ 482 ～ 6 個 I/ O 引腳36L A B C2 ～ 1616 ? I /O單元 IOE 負責輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等 組成： 邏輯陣列塊（ LAB）、 宏單元、 擴展乘積項（共享和并聯(lián)）、 可編程連線陣列和 I/O控制塊等五部分。 CPLD內(nèi)部結(jié)構(gòu) CPLD可分為三塊結(jié)構(gòu)： 1) 可編程邏輯陳列塊（ LAB) 2
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