fpga設計袁百靈ppt課件(完整版)
【正文】 case value1 …break。 同步時序電路設計的幾個問題： １．是否同步時序電路一定比異步電路更多使用 邏輯資源？ ２．如何實現同步時序電路的延時？ ３．同步時序電路的時鐘如何產生？ 返回 面積與速度的平衡和互換原則 ? 概念： ? 面積：指一個設計消耗的 FPGA/CPLD的邏輯 資源的數量 ? 速度：指設計在芯片上穩(wěn)定運行，所能夠達到 的最高頻率 ? 面積與速度的平衡： ? 對面積和速度的要求，和產品的質量和 成本有直接關系。 reg b,c。 always (negedge clk) begin b=a。 input a,b,c,d。 b。 解決方法－： module test(d,clk,q3)。 q3 = q2。 input d,clk。 q2 = q1。 reg q。 q = tmp。 if(!rst_n) q = 1’b0。 q1 = d。 output q3。 q2 = q1。 input d,clk。 d。 output y。 end endmodule 兩種賦值方式的使用 ? 規(guī)則： ? １．在 always塊中， 組合邏輯設計 使用阻塞賦 值“＝”。 c=b。 面積復制換速度的提高 ： 如果，一個設計的時序要求比較高，普通方法達不到設計頻率， 那么一般可以通過將數據流串并轉換，并行復制多個操作模塊， 對整個設計采取“乒乓操作”和“串并轉換”的思想進行運作，在 芯片輸出模塊再對數據進行“并串轉換”。 … … … … default: … }
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