fpga設(shè)計(jì)流程ppt課件-wenkub.com
2025-05-02 12:14 本頁(yè)面
【正文】 R結(jié)果與設(shè)計(jì)的一致性 ?時(shí)序仿真加入了延時(shí)，此延時(shí)是真實(shí)延時(shí)的上限 ?時(shí)序仿真使用功能仿真相同的 TestBench ?時(shí)序仿真的結(jié)果必須與功能仿真一致 ?時(shí)序仿真耗時(shí)較長(zhǎng) 時(shí)序仿真的必要性 ?當(dāng)設(shè)計(jì)滿足以下條件時(shí)，可以不做時(shí)序仿真： –純同步邏輯 –設(shè)計(jì)通過(guò)了功能仿真 –設(shè)計(jì)通過(guò)了靜態(tài)時(shí)序分析 ?同步設(shè)計(jì)可以簡(jiǎn)化流程 各階段的時(shí)間分配 Design Entry Function Simulation Synthesis Pamp。R的結(jié)果是否滿足時(shí)間約束的信息 ?所有的時(shí)間約束必須滿足 ?如不滿足時(shí)間約束，需要加入內(nèi)部邏輯單元的位置約束（即部分手動(dòng)布局），重新進(jìn)行 Pamp。R） ? Pamp。R將門(mén)級(jí)網(wǎng)表轉(zhuǎn)化成 FPGA配置代碼 ? Pamp。 Route Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program TestBench ? TestBench用 VHDL和 Verilog HDL編寫(xiě) ?利用 HDL的語(yǔ)言機(jī)制，可以產(chǎn)生非常豐富的測(cè)試激勵(lì)，對(duì)設(shè)計(jì)進(jìn)行盡可能全面的驗(yàn)證 系統(tǒng)級(jí)仿真 ?把 Testbench描述成虛擬 PCB ?在虛擬 PCB上放置虛擬元件，包括我們的設(shè)計(jì)和外圍元件 ?從器件商獲得器件的功能仿真模型（ VHDL / Verilog HDL） ?如果沒(méi)有模型可用，就需要作行為建模，可以是功能很簡(jiǎn)單的模型 ?系統(tǒng)級(jí)仿真就是用虛擬邏輯分析儀觀察虛擬 PCB上的波形 系統(tǒng)級(jí)仿真的例子 LCD Controller VRAM CPU MCF5307 LCD 系統(tǒng)級(jí)仿真的例子 ?從供應(yīng)商獲得 VRAM的模型 ?對(duì) MCF5307的總線接口進(jìn)行行為建模 ?編寫(xiě) Testbench，描述虛擬 PCB ?只需要給出 CPU的訪問(wèn)序列，不需要關(guān)心VRAM的響
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