fpga應(yīng)用篇ppt課件-wenkub.com
2025-04-30 18:38 本頁(yè)面
【正文】 TRST 該 JTAG引腳不連接到下載電纜，應(yīng)該以邏輯高電平驅(qū)動(dòng)作業(yè)一：上網(wǎng)下載 QuartusII軟件 ，自學(xué)軟件安裝、申請(qǐng)授權(quán)、基本功能使用；下載并閱讀至少 3篇涉及 EDA技術(shù)在通信工程領(lǐng)域應(yīng)用的相關(guān)文章，結(jié)合文章寫(xiě)一篇 300字左右的讀后感；在文后標(biāo)清所看文章題目及出處；另外，寫(xiě)對(duì)本課程的建議與想法。MSLE0、 MSLEl 引腳不能懸空，如果僅僅使用 JTAG配置模式，應(yīng)一起連到地。在相同的 JTAG器件鏈中對(duì)多器件進(jìn)行配置時(shí)，每個(gè) nSTATUS應(yīng)該單獨(dú)上拉到 VCC。MasterBlaster或 ByteBlasterMV的 JTAG配置連接如圖所示，其他 I/O引腳在配置過(guò)程中均為三態(tài)。TCK 測(cè)試時(shí)鐘輸入 時(shí)鐘輸入到邊界掃描測(cè)試 BST電路，一些操作發(fā)生在 TCK上升沿，另一些操作發(fā)生在 TCK下降沿。TDO 測(cè)試數(shù)據(jù)輸出 測(cè)試和編程數(shù)據(jù)串行輸出指示引腳，數(shù)據(jù)在 TCK的下降沿輸出。MasterBlaster電纜的輸出驅(qū)動(dòng)： 將電路板上的 VCC和 GND連接到 MasterBlaster電纜的 VCC、 VIO和 GND引腳。 SignalTap宏功能是一種嵌入式邏輯分析儀，能夠在器件特定的觸發(fā)點(diǎn)捕獲數(shù)據(jù)并保存到器件內(nèi)部的嵌入式系統(tǒng)塊，數(shù)據(jù)通過(guò)與 JTAG接口相連的 MasterBlaster電纜上傳到 QuartusⅡ 波形編輯器中顯示，對(duì)波形進(jìn)行分析。 MasterBlaster電纜提供 PS和 JTAG兩種下載方式。JTAG配置方式： 通過(guò) ByteBlasterMV電纜以及 JTAG信號(hào) TCK、 TMS、 TDI和 TDO完成FPGA器件配置。引腳 PS模式 JTAG 模式信號(hào)名 功能描述 信號(hào)名 功能描述1 DCLK 時(shí)鐘 TCK 時(shí)鐘2 GND 信號(hào)地 GND 信號(hào)地3 CONF_DONE 配置控制 TDO 器件輸出數(shù)據(jù)4 VCC 電源 VCC 電源5 nCONFIG 配置控制 TMS JTAG狀態(tài)控制6 NC（引腳懸空） NC7 nSTATUS 配置的狀態(tài) NC8 NC NC9 DATA0 配置到器件的數(shù)據(jù) TDI 配置到器件的數(shù)據(jù)10 GND 信號(hào)地 GND 信號(hào)地ByteBlasterMV下載電纜中的數(shù)據(jù)轉(zhuǎn)換電路：圖中標(biāo)示（ 1）串聯(lián)電阻的阻值均為 100Ω，標(biāo)示（ 2）上拉電阻的阻值均為 。ByteBlasterMV配置： 下載電纜通過(guò) PC機(jī)并口將編程數(shù)據(jù)配置到 FPGA中，與 PC機(jī)并口相連的是 25針插頭，與 PCB板相連的是 10針插頭。串行比特流文件 .sbf 二進(jìn)制FLEX型器件 PS方式下的配置文件，通過(guò)BitBlaster串行下載電纜下載到器件中。DATA[7..0]一字節(jié)配置數(shù)據(jù)輸入端。CONF_DONE狀態(tài)輸出，配置期間為低電平，配置結(jié)束后，為高電平。以 Altera公司的 FPGA器件編程為例： 根據(jù)編程電纜與計(jì)算機(jī)連接方式的不同分為串行、并行、 USB、主動(dòng)、被動(dòng)等配置模式。高速差分收發(fā)高級(jí)快速互聯(lián)通道SRAM 303～ 486 12萬(wàn)～ 35萬(wàn)Excalibur 查找表 amp。乘積項(xiàng) 高級(jí)快速互聯(lián)通道SRAM 250～ 780 10萬(wàn)～ 150萬(wàn)APEXII 查找表 amp。 以 Altear公司常用 FPGA器件性能為例： 該公司提供的 FPGA有適用于低成本、大批量設(shè)計(jì)的 ACEX1K、 Cyclone等系列產(chǎn)品；也有適用于高端設(shè)計(jì)的 APEX20K、 Stratix等系列產(chǎn)品。 FPGA器件選擇 FPGA器件種類(lèi)多，選擇一款性價(jià)比合理的 FPGA芯片，涉及多個(gè)方面。 相對(duì)于可編程器件來(lái)說(shuō) ASIC成本低，但通用性差，一般不具有現(xiàn)場(chǎng)或在線編程能力； 開(kāi)發(fā) ASIC是通過(guò) FPGA/CPLD來(lái)進(jìn)行初期的設(shè)計(jì)和驗(yàn)證。每個(gè) CLB主要由查找表 LUT（ Look Up Table）、觸發(fā)器、數(shù)據(jù)選擇器和控制單元組成。互連矩陣中的可編程開(kāi)關(guān)可以是EPROM、 E2PROM、 Flash ROM或 SRAM，這取決于選擇的 CPLD制造商和器件系列。PAL （ Programmable Array Logic）工作原理： 20世紀(jì) 70年代末期，出現(xiàn)了與陣列可編程，或陣列固定的 PAL器件，這種結(jié)構(gòu)不僅能實(shí)現(xiàn)多數(shù)邏輯功能，而且比 PLA速度快。目前， PLA已不常使用。每一個(gè)輸出可根據(jù)需要任意選擇一些最小項(xiàng)相或，在輸出端產(chǎn)生若干個(gè)最小項(xiàng)之和的組合函數(shù)。由于 PROM是與或陣列形式，因此也能夠方便地實(shí)現(xiàn)多輸入多輸出組合函數(shù)。Gate2 可編程邏輯器件的分類(lèi)按集成度 (PLD)分類(lèi) PLD是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。查找表型邏輯單元一般有 4輸入端，可產(chǎn)生任何 4輸入邏輯函數(shù)，輸出可以是寄存器型或者組合型。按編程技術(shù)分類(lèi)： 以實(shí)現(xiàn) PLD器件編程信息轉(zhuǎn)換的物理技術(shù)不同進(jìn)行分類(lèi)，有一次性編程 OTP（ One Time Programmable）和多次編程兩類(lèi)。： Altera公司工具： MAX+plusII和 QuartusII， Xilinx公司工具： 早期的 Foundation和目前的 ISE 。④ 布局和布線 Synopsys的 Designviewlogic的 viewdrawPSDDXP)、 OrCAD、 Viewlogic、Matlab； SystemView系統(tǒng)規(guī)格設(shè)計(jì)
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