【正文】 n ModelSim在 ISE集成環(huán)境中的使用方法。 VCD文件n VCD 文件是在 IEEE 1364 標準中定義的一種 ASCII 文件，在這個文件中包含了頭信息、變量的預(yù)定義和變量值的變化等信息。n WLF文件提供了一組仿真的數(shù)據(jù)，在這個數(shù)據(jù)集中記錄了指定層次中信號、變量等的仿真數(shù)據(jù)，可以在仿真結(jié)束后使用這個文件對仿真過程進行精確回放，同時可以使用這個文件與正在進行的仿真數(shù)據(jù)進行對比，得到不同仿真波形的時序差異。 n 可以在任何一個文本編輯器里創(chuàng)建一個 DO文件，也可以在ModelSim主窗口中使用【 File】 /【 Transcript】 /【 Save Transcript as】命令將執(zhí)行過的所有命令保存成一個 DO文件。n 3. 在窗口中選中某一個信號或者全部信號，然后在菜單欄中選擇【 View】 /【 Signal Properties】命令打開相應(yīng)的對話框，可以在對話框中改變信號顯示的名稱以及信號數(shù)據(jù)顯示的數(shù)值類型。 n 9. 運行仿真。n 5. 在主窗口中選擇【 Simulate】 /【 Simulate】命令，打開仿真參數(shù)對話框。 變量窗口調(diào)試 n 1. 啟動仿真器并改變目錄到設(shè)計目錄。n 6. 初始化一個存儲器。n 在主窗口【 sim】視圖中選擇【 spram2】實例 。n 3. 加載設(shè)計。n 2. 創(chuàng)建工作目錄、編譯設(shè)計。n 5. 追蹤未知信號 ‘X’。n 2. 在命令提示符后鍵入 do 命令執(zhí)行程序。n 5. 在波形窗口中使用指針。n 使用命令行添加項目。n 3. 向波形窗口中添加項目。 ModelSim中的調(diào)試方法 源文件窗口調(diào)試 n 源文件窗口主要用來顯示和編輯 HDL 源文件代碼 。n 4. 單擊 按鈕，打開新建工程對話框的下一個頁面。 在 ISE集成環(huán)境中進行仿真n 1. 在 Windows 操作系統(tǒng)中選擇【開始】 /【程序】 /【 Xilinx ISE 6】 /【 Project Navigator】命令，啟動 ISE Project Navigator集成開發(fā)環(huán)境。在主窗口中選擇【 Compile】 /【 Compile】命令，打開源文件編譯窗口 。使用 Windows 系統(tǒng)中的 ModelSim 快捷圖標或者在命令控制臺使用 “vsim”命令都可以啟動仿真器。 n 分析仿真效率。n ModelSim提供的調(diào)試手段與工具有以下幾種： n 在源文件窗口中設(shè)置斷點或者單步執(zhí)行。n 運行仿真。n 創(chuàng)建工作庫。n VHDL仿真庫的命名使用 Xilinxcore、 unisims 和 simprim 三種名稱分別對應(yīng) Xilinx/vhdl/src/目錄下的 Xilinxcorelib、unisims 和 simprims三個庫。 n 4. 雙擊【 Compile HDL simulation Libraries】 ，程序?qū)⒆詣訉ν瓿蓪煳募木?譯。在【 Library】選項的下拉列表中選擇 “simprims_ver”仿真庫，在【查找范圍】選項中選中【 Xilinx\verilog\src\simprims】目錄下的全部文件，單擊 “Compile”按鈕進行編譯。n 2. 啟動 ModelSim 仿真工具，在主窗口中選擇【 File】 /【 Change Directory】命 令，將工作目錄改變到想要存放仿真庫的目錄下。 n SmartModel 庫被用來模擬非常復(fù)雜的一些 FPGA 設(shè)計，其中用到了 PowerPC（ PPC）或者 RocketIO 等。n 對于 Verilog 代碼來說，這個庫位于 $XILINX/verilog/src/XilinxCoreLib 目錄。n UNISIM 庫被分為 VHDL和 Verilog兩種 ：n VHDL UNISIM 庫被分成 4 個不同的文件，包括元件聲明（ ） 、程序包文件（） 、實體和結(jié)構(gòu)體聲明（）和 SmartModel 聲明（） 。n 映射后時序仿真可能需要的文件包括：包含了 SIMPRIM 庫元件的門級網(wǎng)表、 SmartModels、標準延時格式文件 SDF。n 在完全版本發(fā)行時，不發(fā)行任何公司的 FPGA/CPLD 的仿真庫，所以在使用之前需要建立相應(yīng) FPGA/CPLD 器件的仿真庫 。n Path Used in $SDF_annotate：指定 SDF標注文件的路徑，一般情況下，當網(wǎng)表文件與 SDF標注文件不在一個目錄下時需要使用該參數(shù)。 n Generate Test Fixture File：指定是否從輸出的網(wǎng)表中創(chuàng)建一個測試模板。 n Bring Out Global Tristate Net as a Port：該參數(shù)指定是否在輸出的仿真模型的頂層添加一個端口來連接全局三態(tài)網(wǎng)線（全局三態(tài)網(wǎng)線將強制所有的輸出為高阻態(tài)） ，全局三態(tài)信號沒有驅(qū)動的情況下該參數(shù)有效。 n Generate Multiple Hierarchical Netlist Files：該參數(shù)指定是否對設(shè)計中保留層次的每一個層次產(chǎn)生時序仿真模型以及 SDF 時序標注文件。 n Rename Top Level Module To：指定使用 NetGen程序產(chǎn)生的頂層模塊的名稱，默認條件下，輸出的模塊名將繼承輸入設(shè)計的頂層文件名稱。 n VHDL Syntax：指定 VHDL 的語法版本，默認使用 93版。 n Other VLOG Command Line Options：輸入其他的 VLOG 命令行參數(shù)，多個參數(shù)之間使用空格。 Route Verilog Model】仿真，單擊鼠標右鍵，在彈出菜單中選擇【 Properties】命令，打開的屬性對話框 。 n 4. 選擇功能仿真文件【 tb_ic_func1（ ）】，然后在相應(yīng)的【 Process View】窗口中選中【 Simulate Behavioral Model】仿真的階段，單擊鼠標右鍵，在彈出菜單中選擇【 Properties】命令 。 n 2. 在這個工程中包括了兩個頂層文件 “fifoctrl_cc”和 “fifoctrl_ic” ，其中 “fifoctrl_cc”文件實現(xiàn)了一個同步 FIFO， “fifoctrl_ic”文件實現(xiàn)了一個異步 FIFO的設(shè)計。 n 4. 雙擊【 Simulate Behavioral Model】操作選項，將啟動 ModelSim仿真器。屬性設(shè)置設(shè) 置 Modelsim可執(zhí) 行文件的路徑 在 ISE中直接啟動 ModelSimn 1. 在 Windows 操作系統(tǒng)中選擇【開始】 /【程序】 /【 Xilinx ISE 6】 /【 Project Navigator】命令，啟動 ISE 集成開發(fā)環(huán)境。傳統(tǒng)的硬件調(diào)試是假定了錯誤能夠在整個設(shè)計當中傳播并可以在輸出端口捕獲到，為了確定錯誤出現(xiàn)的位置，設(shè)計者不得不花費大量的時間來查找問題。 結(jié)構(gòu)窗口結(jié) 構(gòu)窗口用來 顯 示仿真中的 層 次信息， 選擇 不同的 結(jié) 構(gòu) 層 次，其他窗口中的信息都會 發(fā) 生相 應(yīng) 的變 化。Ready表示此 進 程將在當前的很短的一個 時間 內(nèi)被 執(zhí)行； Wait表示 進 程正等待信號的 變 化。n 在列表窗口中通過選擇【 Tools】 /【 Window Properties】命令可以彈出【 Modify Display Properties(list)】對話框，使用這個對話框窗口 可以對 屬性設(shè)置【 Window Properties】和觸發(fā)設(shè)置【 Triggers】 進行設(shè)置。 n 【 Trace next event】 ：移動。 n 【 Expand to design inputs】 ：顯示網(wǎng)線的頂層驅(qū)動，一般在 testbench或者頂層模塊中。 數(shù)據(jù)流窗口n 數(shù)據(jù)流窗口（ Dataflow）可以跟蹤設(shè)計中的物理連接