【正文】 有很多種，例如 VCS、 Ncsim、Affirima、 VerilogXL、 SpeedWave、 Finsim 和 ModelSim等。n 第二個(gè)仿真是綜合后門級(jí)功能仿真。在工作區(qū)，可以很方便地 對(duì) 當(dāng)前工程的工作 庫 以及所有數(shù)據(jù)集合 進(jìn) 行控制。 n 【 Expand 】 ：顯示所選擇信號(hào)、網(wǎng)線以及寄存器的驅(qū)動(dòng)以及輸出。n 窗口被分為兩個(gè)可調(diào)整的部分，右邊為信號(hào)列表，左邊為仿真運(yùn)行時(shí)間以及仿真的 Delta 時(shí)間 。 源程序窗口n 源 程序 窗口主要用來顯示和編輯 HDL 源文件代碼。n 從 ISE 集成開發(fā)環(huán)境中直接啟動(dòng) ModelSim仿真工具需要具備 3 個(gè)條件：n 啟動(dòng) ISE 集成開發(fā)環(huán)境并建立了一個(gè) FPGA/CPLD的工程項(xiàng)目；n 添加設(shè)計(jì)源代碼并且編譯通過；n 使用 ISE 中的 Test Fixture或者 Test Bench Waveform工具為當(dāng)前的設(shè)計(jì)提供一個(gè)測試模板（ Testbench），并且在測試模板中添加設(shè)計(jì)激勵(lì) 。n 1. 啟動(dòng) Project Navigator集成開發(fā)環(huán)境，在主窗口中選擇【 File】 /【 Open examples】命令，打開例子選擇窗口，在其中選擇【 fifo_ver_131】工程，單擊 按鈕，打開工程。 時(shí)序仿真n 選擇時(shí)序仿真文件【 tb_ic_time1（ ） 】 ，然后在相應(yīng)的【 Process View】窗口中選中【 Simulate PostPlace amp。 n Simulation Mode：設(shè)置仿真延時(shí)模型，使用最大、最小或者典型的延時(shí)模型，在默認(rèn)條件下， SDF 中的三類延時(shí)都使用最大延時(shí)。 n Retain Hierarchy：該參數(shù)主要配合【 Correlate Simulation Data to Input Design】參數(shù)，完成時(shí)序仿真時(shí)信號(hào)的檢查，詳細(xì)內(nèi)容參考【 Correlate Simulation Data to Input Design】參數(shù)說明。n Global Set/Reset Port Name：指定全局復(fù)位 /置位端口名稱，默認(rèn)為 GSR。 仿真環(huán)境的建立 n ModelSim 有很多不同的版本 ，例如 Xilinx 公司使用的 ModelSim 為 ModelSim XE 的 OEM 版，這個(gè)版本只支 持 Xilinx 公司的所有器件的時(shí)序仿真，但是不支持其他公司的 FPGA/CPLD 的仿真。 仿真庫文件說明 n UNISIM（ Library of Unified ponent simulation models）庫僅僅用來做功能仿真，在這個(gè)庫中包括了 Xilinx 公司全部的標(biāo)準(zhǔn)元件 。n 對(duì)于 Verilog 代碼來說，這個(gè)庫位于 $XILINX/verilog/src/simprims目錄。n 4. 在主窗口中選擇【 Compile】 /【 Compile】命令，彈出【Compile Source Files】 窗口，如圖 321 所示。 Timing） n CoolRunner?（ Functional） n Abel（ Functional） 仿真庫的命名n 在 ISE 集成開發(fā)環(huán)境中直接啟動(dòng) ModelSim進(jìn)行仿真時(shí) ：n Verilog 仿真庫的命名使用 Xilinxcorelib_ver、 unisims_ver 和 simprims_ver三種名稱，分別對(duì)應(yīng) Xilinx/verilog/src/目錄下的 Xilinxcorelib、 unisims 和 simprims 三個(gè)庫。創(chuàng)建完一個(gè)庫之后，就可以在庫中編譯設(shè)計(jì)單元。 n 查看或者初始化存儲(chǔ)器。 在 ModelSim環(huán)境下進(jìn)行仿真n 3. 編譯源文件。在其中選擇所使用的器件、模塊類型、綜合器和仿真器等信息 。n 2. 加載設(shè)計(jì)單元進(jìn)行仿真。n 在波形窗口的工具欄中有很多用來進(jìn)行顯示縮放的快捷按鈕，通過這些按鈕可以很方便地控制波形的顯示大小。n 4. 數(shù)據(jù)流窗口中的另外一個(gè)重要的特點(diǎn)是可以通過事件追蹤來定位輸出信號(hào)， 數(shù)據(jù)流窗口中內(nèi)置的波形查看窗口給類似操作提供了極大的方便。 n 在主窗口的【 ModelSim】提示符后鍵入 set NumericStdNoWarnings 1 命令。n 5. 將存儲(chǔ)器的內(nèi)容保存成一個(gè)文件。n 4. 在命令提示符后鍵入 vmap work library_4命令，映射新建的庫到工作庫中，同時(shí)這個(gè)命令將修改 ModelSim 的配置文件 。 n 2. 選擇其中的觸發(fā)選項(xiàng)卡【 Triggers】 。 WLF文件n 波形日志格式文件（ WLF， Wave Log Format）。n 使用 ModelSim仿真工具完成各種 HDL語言的仿真。n 在 Verilog 語言中支持 VCD 的系統(tǒng)任務(wù)，并可以通過在 Verilog 源代碼中使用 VCD 系統(tǒng)任務(wù)來生成 VCD 文件。n 可以在主窗口中選擇【 Tools】 /【 Execute Macro】命令執(zhí)行一個(gè) DO 文件，或者直接使用 do your_file_name.do 命令執(zhí)行 DO文件，需要注意的是 do命令只可以在 ModelSim的命令控制臺(tái)中使用而不能用在操作系統(tǒng)的命令行中。 n 10. 查看 命令控制臺(tái)反饋的信息， 查找錯(cuò)誤，并重新運(yùn)行仿真，反復(fù)調(diào)試，直到仿真成功。n 2. 在主窗口的命令控制臺(tái)【 Modelsim】提示符后鍵入 vlib library_4 命令創(chuàng)建一個(gè)新的工作庫。n 運(yùn)行仿真 。 n 在主窗口的【 ModelSim】提示符后鍵入 vlib work 命令創(chuàng)建工作目錄。使用文本編輯器打開 DO 文件對(duì)其中的指令進(jìn)行分析。在主窗口命令控制臺(tái)【VSIM】命令提示符后鍵入 add wave *命令將加入當(dāng)n 前區(qū)域內(nèi)的所有信號(hào)。n 在源文件窗口中可以設(shè)置斷點(diǎn)調(diào)試，同時(shí)支持單步調(diào)試等 。n 2. 在 ISE主窗口中選擇【 File】 /【 New Project】命令，將彈出【 New Project】對(duì) 話框，在【 Project】欄中單擊 按鈕，彈出【瀏覽文件夾】對(duì)話框 。n UI) Design Load New Designn Cmd) vsim lib library_name top_level_designn VHDLn vsim top_entity top_architecturen Verilogn vsim top_level1 top_level2n 2. 創(chuàng)建工作庫。 n 觀察波形測量時(shí)間。使用 ModelSim進(jìn)行仿真時(shí)，全部的設(shè)計(jì)文件不管是 Verilog、 HDL或者 Verilog 與 VHDL的混合文件都需要編譯到一個(gè)庫中。 n 5. 庫文件編譯完成以后，在 Project Navigator 集成環(huán)境中運(yùn)行 ModelSim 仿真器進(jìn)行仿真時(shí)，軟件將自動(dòng)在當(dāng)前工程目錄下生成一個(gè) 配置文件，在這個(gè)配置文件中添加了編譯后的各種仿真庫路徑。n 3. 在主窗口中選擇【 File】 /【 New】 /【 Library】命令，彈出【Create a New Library】窗口。n SIMPRIM（ Library of generic simulation primitives）庫用來做時(shí)序仿真或者門級(jí)功能仿真。這個(gè)階段的設(shè)計(jì)沒有進(jìn)行布局布線，仿真也類似于 IC 設(shè)計(jì)過程中的門級(jí)仿真，提供了各種門的延時(shí)，但是沒有連線延時(shí)，可以認(rèn)為是不完全的時(shí)序仿真。n Do Not Escape Signal and Instance Names in Netlist：是否在網(wǎng)表中對(duì)信號(hào)以及實(shí)例化名稱進(jìn)行轉(zhuǎn)義。 n Global Trstate Port Name：指定全局三態(tài)端口名稱，默認(rèn)為 GST。 n Change Device Speed To：改變生成