【正文】 ，跟蹤設(shè)計中事件的傳播，也可以用來跟蹤寄存器、網(wǎng)線和進程等。在腳本區(qū)，可以 輸 入 Modelsim的各種命令，命令 執(zhí) 行后會反 饋執(zhí) 行后的信息，使用 戶 了解 執(zhí) 行的 實際 情況。n ModelSim 軟件的用戶窗口全部是基于 Tcl/Tk 語言編寫的，所以可以通過使用 Tcl/Tk 語言來添加各種不同的用戶窗口，也可以通過軟件自帶的一些工具來定制仿真環(huán)境 。絕大多數(shù)的綜合工具除了可以輸出一個標準網(wǎng)表文件以外，還可以輸出 Verilog或者 VHDL網(wǎng)表。n 根據(jù)設(shè)計階段不同，仿真可以分為 RTL行為級仿真、綜合后門級功能仿真和時序仿真等三大類型。n 根據(jù)所使用的編程語言的不同可以將這些工具分為 Verilog語言仿真器和 VHDL語言仿真器。n 根據(jù)工作方式的不同分為事件驅(qū)動（ EventDriven）的仿真器和時鐘驅(qū)動（ CycleDriven）的仿真器等 。n 第一個仿真是 RTL行為級仿真。n 第三個仿真是時序仿真。 ModelSim仿真窗口 主窗口結(jié)構(gòu)體窗口 進程窗口 信號窗口 變量窗口 源程序窗口 波形窗口 數(shù)據(jù)流窗口 列表窗口 主窗口主窗口是 Modelsim的核心窗口 ,在默 認 狀 態(tài) 下，在啟 動 Modelsim時 會自 動 打開。 n 主窗口中的工作區(qū)以及命令控制臺（腳本區(qū)）都是浮動窗口，同時還可以在主窗口中使用【 View】 /【 Active Processes】命令打開一個活動進程窗口【 Active Processes】 。n 【 Navigate】菜單 ： n 【 Expand to drivers】 ：顯示所選擇信號、網(wǎng)線以及寄存器的驅(qū)動。 n 【 Expand to hierarchy input】 ：顯示網(wǎng)線所在層次的一級驅(qū)動。 n 【 Trace event set】 ：跳轉(zhuǎn)到輸入時間的源頭。 存數(shù)器窗口n 存儲器窗口可以顯示設(shè)計中存儲器的內(nèi)容，左邊為存儲器列表，右邊為對應的存儲器的內(nèi)容 。 Done表示 進 程正在 執(zhí) 行等待 語 句。 變量窗口進程中的變量 n 變量窗口被分為兩個不同的部分，左邊為當前進程中用到的所有變量，右邊為與變量相關(guān)的當前值。而使用斷言則能夠在錯誤發(fā)生時及時捕獲，允許設(shè)計人員迅速明確地對錯誤進行定位，大大簡化了糾錯的工作。 n 2. 在 ISE主窗口中選擇【 File】 /【 Open Example】命令，打開【 Open Example】對話框。 n 5. 在 ModelSim的主窗口中選擇【 View】 /【 All】命令，將顯示所有的窗口。n 3. 選擇頂層文件 “fifoctrl_ic” ，這個文件包括了 3個子模塊，分別為【 muxor_p】 、 【 xor4_p】和【 xor5_p】 。n 5. 以上操作將打開程序?qū)傩詫υ捒?，在這個對話框中有兩個不同的選項卡。 高級設(shè)置n 在 Project Navigator 集成環(huán)境中使用【 Edit】 /【 Preferences】命令打開屬性選擇窗口。n Other VCOM Command Line Options：輸入其他的 VCOM 命令行參數(shù)，多個參數(shù)之間使用空格。 n 在【 Simulation Model Properties】標簽頁面中各個選項說明如下 ：n Simulation Model Target：指定產(chǎn)生的網(wǎng)表所適用的仿真器。 n Change Device Speed To：改變生成仿真模型時使用的目標器件的速度。這個參數(shù)有效的前提有： 【 Retain Hierarchy】參數(shù)設(shè)置為【 True】的同時在源代碼中各個模塊都使用【 Keep Hierarchical】屬性。 n Global Trstate Port Name：指定全局三態(tài)端口名稱，默認為 GST。 n Rename Design Instance In Test Fixture File to：指定測試模板中設(shè)計的實例化名稱，默認為 UUT。n Do Not Escape Signal and Instance Names in Netlist：是否在網(wǎng)表中對信號以及實例化名稱進行轉(zhuǎn)義。 各仿真切入點需要的庫文件 n各個仿真階段需要的仿真庫模型 n RTL 行為級仿真可能需要的文件包括： RTL 代碼、實例化的 UNISIM 庫元件、 XilinxCoreLib 和 UNISIM 門級模型、SmartModels。這個階段的設(shè)計沒有進行布局布線，仿真也類似于 IC 設(shè)計過程中的門級仿真，提供了各種門的延時，但是沒有連線延時，可以認為是不完全的時序仿真。n Verilog UNISIM庫文件中每一個元件使用一個獨立的文件，對于 FPGA 器件族 UNISIM 庫源文件位于$XILINX/verilog/src/unisims 目錄下 ，對于 CPLD 器件族UNISIM 庫源文件位于 $XILINX/verilog/src/uni9000 目錄下。n SIMPRIM（ Library of generic simulation primitives）庫用來做時序仿真或者門級功能仿真。n 這個庫的源代碼是加密的，它通過 SWIFT 接口與仿真器通信，庫文件位于 $XILINX/smartmodel目錄。n 3. 在主窗口中選擇【 File】 /【 New】 /【 Library】命令，彈出【Create a New Library】窗口。 在 Project Navigator 中編譯仿真庫n 1. 使用 Project Navigator創(chuàng)建一個新的工程或者打開一個現(xiàn)有的工程。 n 5. 庫文件編譯完成以后，在 Project Navigator 集成環(huán)境中運行 ModelSim 仿真器進行仿真時，軟件將自動在當前工程目錄下生成一個 配置文件，在這個配置文件中添加了編譯后的各種仿真庫路徑。n 庫文件編譯好之后，為了方便以后使用可以修改 配置文件。使用 ModelSim進行仿真時，全部的設(shè)計文件不管是 Verilog、 HDL或者 Verilog 與 VHDL的混合文件都需要編譯到一個庫中。編譯完成之后可以從設(shè)計頂層模塊或者實體運行仿真器 。 n 觀察波形測量時間。 n 測試代碼覆蓋率。n UI) Design Load New Designn Cmd) vsim lib library_name top_level_designn VHDLn vsim top_entity top_architecturen Verilogn vsim top_level1 top_level2n 2. 創(chuàng)建工作庫。n 4. 運行仿真。n 2. 在 ISE主窗口中選擇【 File】 /【 New Project】命令，將彈出【 New Project】對 話框，在【 Project】欄中單擊 按鈕，彈出【瀏覽文件夾】對話框 。n 5. 單擊 “OK”按鈕后，出現(xiàn)新建工程內(nèi)容報告對話框。n 在源文件窗口中可以設(shè)置斷點調(diào)試，同時支持單步調(diào)試等 。n 從信號窗口添加。在主窗口命令控制臺【VSIM】命令提示符后鍵入 add wave *命令將加入當n 前區(qū)域內(nèi)的所有信號。n光標重命名n光標鎖定對話框以及鎖定后的光標n 6. 保存波形窗口格式。使用文本編輯器打開 DO 文件對其中的指令進行分析。使用數(shù)據(jù)流窗口可以很快確定產(chǎn)生未知信號的原因，數(shù) 據(jù)流窗口和標準的波形窗口是互相聯(lián)系的，所以可以在波形窗口中觀察一個信號然后在數(shù)據(jù)流窗口中對這個信號進行追蹤，進而查找問題的源頭。 n 在主窗口的【 ModelSim】提示符后鍵入 vlib work 命令創(chuàng)建工作目錄。 n 4. 查看一個存儲器。n 運行仿真 。在 ModelSim 中有 3 種方法來初