【正文】 時說明在 ISE集成開發(fā)環(huán)境啟動 ModelSim進行仿真的方法。n 3. 【 Process Properties】對話框中的各項很明了，根據(jù)需要選擇相應的仿真庫文 件，然后單擊 關閉對話框。n 1. 將 ModelSim 根目錄下的配置文件 的屬性由只讀改為可寫，這個 操作是為了使軟件可以記錄仿真庫建立的路徑以及映射關系。n 對于 VHDL 代碼來說，這個庫位于 $XILINX/vhdl/src/XilinxCoreLib 目錄。n NGDBuild 后功能仿真可能需要的文件包括：包含了 SIMPRIM 庫元件的門級網(wǎng)表和 SmartModels。默認條件下設置為【 False】 。 n Use Automatic Do File for ModelSim Simulation：設置使用自動 DO文件，該參數(shù)僅僅在 Project Navigator集成環(huán)境中啟動 ModelSim時有效。 Route Simulation Model Name：指定仿真模型名稱。n 在【 Simulation Properties】選項卡中除了包括標準模式下的選項外還增加了如下選項 ：n Other VSIM Command Line Options：輸入其他的 VSIM 命令行參數(shù)，多個參數(shù)之間使用空格。選中頂層文件后，可以在【 Process View】窗口中對一個屬性進行配置。 Route Verilog Model）等 4個不同的操作選項。 波形窗口信號波形 信號名稱和路徑 指針所在位置的值 光標工具 波形查看工具 仿真控制工具 波形窗口中信號模擬化以及光標鎖定 斷言窗口n 斷言允許設計人員將一些判斷語句嵌入到設計中，可以對某些設計的意向行為做成的假設進行說明。 選擇 In Regin 命令后，在窗口中 顯 示的是當前 層次 結 構中包含的 進 程。 n 【 ChaseX】 ：直接跟蹤不確定值的源頭。通過【 View】 /【 Active Processes】命令來顯示或者隱藏活動進程窗口。n ModelSim仿真工具在默認條件下提供 11 種不同的用戶窗口：n 主窗口、數(shù)據(jù)流窗口、列表窗口 、 存儲器窗口 、 進程窗口、信號窗口、源程序窗口、結構窗口、變量窗口、波形窗口、斷言窗口 等。n ModelSim仿真器是基于事件驅(qū)動的，它可以用來仿真 Ve r i log語言，也可以用來仿真 VHDL語言，同時也支持兩種語言的混合仿真。n ModelSim 仿真器在 FPGA/CPLD設計中使用得比較廣泛，這是因為 Model Technology公司為各個 FPGA/CPLD廠家都提供了 OEM 版本的 ModelSim工具，同時 Model Technology公司也對ModelSim工具進行了大力推廣。在設計布局布線完成以后可以提供一個時序仿真模型，這種模型中包括了器件的信息，同時還會提供一個 SDF 時序標注文件（ Standard Delay format Timing Anotation） 。n 可以通過在主窗口中選擇【 View】 /【 Workspace】命令來顯示或者隱藏工作區(qū)。 n 【 Trace】菜單 ： n 【 TraceX】 ：單步跟蹤不確定值的上一個驅(qū)動。 進程窗口選擇 Veiw ? Active命令后，窗口中 顯 示的是當前工程中的所有 進 程。n 在變量窗口中可以查看 VHDL 中的常數(shù)、類屬、變量以及Verilog 中的寄存器和變量等。n 3. 在資源管理窗口（ Source in Project）中的模塊視圖（ Module View）中選中所用的測試文件，在相應的當前資源操作窗口（Processes for Current Source）中將會出現(xiàn)與 ModelSim仿真器相關的行為仿真（ Simulate Behavioral Verilog Model） 、翻譯后仿真（ Simulate PostTranslate Verilog Model） 、映射后仿真（Simulate PostMap Verilog Model）和布局布線后仿真（ Simulate PostPlace amp。同時包括了兩個功能仿真文件【 tb_ic_func1】 、【 tb_ic_func2】 ，兩個時序仿真文件【 tb_ic_time1】和【 tb_ic_time2】 。將【 Processes】選項卡中的【Process Settings】設置為【 Advanced】，單擊 “確定 ”按鈕保存之后就可以啟動 Project Navigator高級操作模式。n Post Place amp。如果這個參數(shù)設置為【 True】之后， 【 Use Automatic Do File for ModelSim Simulation】參數(shù)將被設置為【 False】 ，原因在于如果需要 Project Navigator 環(huán)境中運行 ModelSim 仿真器就必須指定相應的 DO 文件，產(chǎn)生了多個時序仿真模型之后，其仿真的 DO 文件就需要明確指定，而不能使用自動生成的 DO文件。 n Include `uselib Directive in Verilog File：指定是否在輸出的網(wǎng)表文件中使用 Verilog `uselib指示，總是指向系統(tǒng)中的 SIMPRIM源文件處，該參數(shù)在大多數(shù)仿真器中不推薦使用。 n 綜合后功能仿真可能需要的文件包括：綜合工具輸出的包含了 UNISIM 庫元件的門級網(wǎng)表、 XilinxCoreLib 和 UNISIM 門級模型、 SmartModels模型等。n XilinxCoreLib（ CORE Generator? HDL library models）庫僅僅用來做功能仿真，在這個庫中包括了使用 Xilinx Core Generator 工具產(chǎn)生的 IP的仿真模型 。 庫文件編譯 在仿真器中編譯仿真庫n 以 使用 Verilog 語言中時序仿真庫 simprims 為例來說明仿真庫的手動建立過程 。 n ，在【 Source in Project】窗口中選中器件，【Processes for Source】窗口中會出現(xiàn)【 Design Entry Utilities】菜單，使用右鍵選中其中的【 Compile HDL simulation libraries】項，在下拉菜單中選中【 Properties】命令，打開屬性對話框。打開配置文件之后，可添加對 Xilinx 仿真庫的映射。n 結果調(diào)試。 n 波形比較。從主菜單中選擇【 View】 /【 All Windows】命令，打開所有 ModelSim 的窗口 。n 6. 在工程內(nèi)容報告對話框中單擊 “完成 ”按鈕完成設置，回到ISE主界面，從源文件視圖中選擇源文件。n 從其他窗口選中并拖動。n 可以通過存儲窗口格式的方法將信號設置等屬性存儲成一個 DO 文件，下次打開波形窗口時加載 DO 文件就可以了。追蹤未知態(tài)n 6. 在數(shù)據(jù)流窗口中顯示層次。 n 在主窗口中選擇【 View】 /【 Memory】命令打開存儲器窗口，在存儲器窗口的【 List】區(qū)域顯示了當前設計中使用到的所有存儲器。n 部分使用保存好的文件，部分使用模板。 n 7. 輸入 add list *命令將頂層模塊的全部信號添加到列表窗口中。n DO文件是一個包含了很多命令的腳本文件，這個文件可以使用一系列的 ModelSim命令組成，也可以使用 TCL語言編寫，也可以混合使用兩種方式。 SDF文件n SDF 時序標注（ Standard Delay Format Timing Annotation）n 在 Xilinx公司的 FPGA/CPLD設計中使用 “.sdf”作為時序標注文件的擴展名，而在 Altera 公司的 FPGA設計中使用 “.sdo”作為時序標注文件的