【正文】 仿真模型時(shí)使用的目標(biāo)器件的速度。n Other VCOM Command Line Options：輸入其他的 VCOM 命令行參數(shù)，多個(gè)參數(shù)之間使用空格。n 5. 以上操作將打開(kāi)程序?qū)傩詫?duì)話(huà)框，在這個(gè)對(duì)話(huà)框中有兩個(gè)不同的選項(xiàng)卡。 n 5. 在 ModelSim的主窗口中選擇【 View】 /【 All】命令，將顯示所有的窗口。而使用斷言則能夠在錯(cuò)誤發(fā)生時(shí)及時(shí)捕獲，允許設(shè)計(jì)人員迅速明確地對(duì)錯(cuò)誤進(jìn)行定位，大大簡(jiǎn)化了糾錯(cuò)的工作。 Done表示 進(jìn) 程正在 執(zhí) 行等待 語(yǔ) 句。 n 【 Trace event set】 ：跳轉(zhuǎn)到輸入時(shí)間的源頭。n 【 Navigate】菜單 ： n 【 Expand to drivers】 ：顯示所選擇信號(hào)、網(wǎng)線(xiàn)以及寄存器的驅(qū)動(dòng)。 ModelSim仿真窗口 主窗口結(jié)構(gòu)體窗口 進(jìn)程窗口 信號(hào)窗口 變量窗口 源程序窗口 波形窗口 數(shù)據(jù)流窗口 列表窗口 主窗口主窗口是 Modelsim的核心窗口 ,在默 認(rèn) 狀 態(tài) 下，在啟 動(dòng) Modelsim時(shí) 會(huì)自 動(dòng) 打開(kāi)。n 第一個(gè)仿真是 RTL行為級(jí)仿真。n 根據(jù)所使用的編程語(yǔ)言的不同可以將這些工具分為 Verilog語(yǔ)言仿真器和 VHDL語(yǔ)言仿真器。絕大多數(shù)的綜合工具除了可以輸出一個(gè)標(biāo)準(zhǔn)網(wǎng)表文件以外，還可以輸出 Verilog或者 VHDL網(wǎng)表。在腳本區(qū)，可以 輸 入 Modelsim的各種命令，命令 執(zhí) 行后會(huì)反 饋執(zhí) 行后的信息，使用 戶(hù) 了解 執(zhí) 行的 實(shí)際 情況。 n 【 Expand to design inputs】 ：顯示網(wǎng)線(xiàn)的頂層驅(qū)動(dòng)，一般在 testbench或者頂層模塊中。n 在列表窗口中通過(guò)選擇【 Tools】 /【 Window Properties】命令可以彈出【 Modify Display Properties(list)】對(duì)話(huà)框，使用這個(gè)對(duì)話(huà)框窗口 可以對(duì) 屬性設(shè)置【 Window Properties】和觸發(fā)設(shè)置【 Triggers】 進(jìn)行設(shè)置。 結(jié)構(gòu)窗口結(jié) 構(gòu)窗口用來(lái) 顯 示仿真中的 層 次信息， 選擇 不同的 結(jié) 構(gòu) 層 次，其他窗口中的信息都會(huì) 發(fā) 生相 應(yīng) 的變 化。屬性設(shè)置設(shè) 置 Modelsim可執(zhí) 行文件的路徑 在 ISE中直接啟動(dòng) ModelSimn 1. 在 Windows 操作系統(tǒng)中選擇【開(kāi)始】 /【程序】 /【 Xilinx ISE 6】 /【 Project Navigator】命令，啟動(dòng) ISE 集成開(kāi)發(fā)環(huán)境。 n 2. 在這個(gè)工程中包括了兩個(gè)頂層文件 “fifoctrl_cc”和 “fifoctrl_ic” ，其中 “fifoctrl_cc”文件實(shí)現(xiàn)了一個(gè)同步 FIFO， “fifoctrl_ic”文件實(shí)現(xiàn)了一個(gè)異步 FIFO的設(shè)計(jì)。 Route Verilog Model】仿真，單擊鼠標(biāo)右鍵，在彈出菜單中選擇【 Properties】命令，打開(kāi)的屬性對(duì)話(huà)框 。 n VHDL Syntax：指定 VHDL 的語(yǔ)法版本，默認(rèn)使用 93版。 n Generate Multiple Hierarchical Netlist Files：該參數(shù)指定是否對(duì)設(shè)計(jì)中保留層次的每一個(gè)層次產(chǎn)生時(shí)序仿真模型以及 SDF 時(shí)序標(biāo)注文件。 n Generate Test Fixture File：指定是否從輸出的網(wǎng)表中創(chuàng)建一個(gè)測(cè)試模板。n 在完全版本發(fā)行時(shí)，不發(fā)行任何公司的 FPGA/CPLD 的仿真庫(kù)，所以在使用之前需要建立相應(yīng) FPGA/CPLD 器件的仿真庫(kù) 。n UNISIM 庫(kù)被分為 VHDL和 Verilog兩種 ：n VHDL UNISIM 庫(kù)被分成 4 個(gè)不同的文件，包括元件聲明（ ） 、程序包文件（） 、實(shí)體和結(jié)構(gòu)體聲明（）和 SmartModel 聲明（） 。 n SmartModel 庫(kù)被用來(lái)模擬非常復(fù)雜的一些 FPGA 設(shè)計(jì)，其中用到了 PowerPC（ PPC）或者 RocketIO 等。在【 Library】選項(xiàng)的下拉列表中選擇 “simprims_ver”仿真庫(kù)，在【查找范圍】選項(xiàng)中選中【 Xilinx\verilog\src\simprims】目錄下的全部文件，單擊 “Compile”按鈕進(jìn)行編譯。n VHDL仿真庫(kù)的命名使用 Xilinxcore、 unisims 和 simprim 三種名稱(chēng)分別對(duì)應(yīng) Xilinx/vhdl/src/目錄下的 Xilinxcorelib、unisims 和 simprims三個(gè)庫(kù)。n 運(yùn)行仿真。 n 分析仿真效率。在主窗口中選擇【 Compile】 /【 Compile】命令，打開(kāi)源文件編譯窗口 。n 4. 單擊 按鈕，打開(kāi)新建工程對(duì)話(huà)框的下一個(gè)頁(yè)面。n 3. 向波形窗口中添加項(xiàng)目。n 5. 在波形窗口中使用指針。n 5. 追蹤未知信號(hào) ‘X’。n 3. 加載設(shè)計(jì)。n 6. 初始化一個(gè)存儲(chǔ)器。n 5. 在主窗口中選擇【 Simulate】 /【 Simulate】命令，打開(kāi)仿真參數(shù)對(duì)話(huà)框。n 3. 在窗口中選中某一個(gè)信號(hào)或者全部信號(hào)，然后在菜單欄中選擇【 View】 /【 Signal Properties】命令打開(kāi)相應(yīng)的對(duì)話(huà)框，可以在對(duì)話(huà)框中改變信號(hào)顯示的名稱(chēng)以及信號(hào)數(shù)據(jù)顯示的數(shù)值類(lèi)型。n WLF文件提供了一組仿真的數(shù)據(jù)，在這個(gè)數(shù)據(jù)集中記錄了指定層次中信號(hào)、變量等的仿真數(shù)據(jù)，可以在仿真結(jié)束后使用這個(gè)文件對(duì)仿真過(guò)程進(jìn)行精確回放，同時(shí)可以使用這個(gè)文件與正在進(jìn)行的仿真數(shù)據(jù)進(jìn)行對(duì)比，得到不同仿真波形的時(shí)序差異。n ModelSim在 ISE集成環(huán)境中的使用方法。 VCD文件n VCD 文件是在 IEEE 1364 標(biāo)準(zhǔn)中定義的一種 ASCII 文件，在這個(gè)文件中包含了頭信息、變量的預(yù)定義和變量值的變化等信息。 n 可以在任何一個(gè)文本編輯器里創(chuàng)建一個(gè) DO文件，也可以在ModelSim主窗口中使用【 File】 /【 Transcript】 /【 Save Transcript as】命令將執(zhí)行過(guò)的所有命令保存成一個(gè) DO文件。 n 9. 運(yùn)行仿真。 變量窗口調(diào)試 n 1. 啟動(dòng)仿真器并改變目錄到設(shè)計(jì)目錄。n 在主窗口【 sim】視圖中選擇【 spram2】實(shí)例 。n 2. 創(chuàng)建工作目錄、編譯設(shè)計(jì)。n 2. 在命令提示符后鍵入 do 命令執(zhí)行程序。n 使用命令行添加項(xiàng)目。 ModelSim中的調(diào)試方法 源文件窗口調(diào)試 n 源文件窗口主要用來(lái)顯示和編輯 HDL 源文件代碼 。 在 ISE集成環(huán)境中進(jìn)行仿真n 1. 在 Windows 操作系統(tǒng)中選擇【開(kāi)始】 /【程序】 /【 Xilinx ISE 6】 /【 Project Navigator】命令，啟動(dòng) ISE Project Navigator集成開(kāi)發(fā)環(huán)境。使用 Windows 系統(tǒng)中的 ModelSim 快捷圖標(biāo)或者在命令控制臺(tái)使用 “vsim”命令都可以啟動(dòng)仿真器。n ModelSim提供的調(diào)試手段與工具有以下幾種： n 在源文件窗口中設(shè)置斷點(diǎn)或者單步執(zhí)行。n 創(chuàng)建工作庫(kù)。 n 4. 雙擊【 Compile HDL simulation Libraries】 ，程序?qū)⒆詣?dòng)對(duì)完成對(duì)庫(kù)文件的編 譯。n 2. 啟動(dòng) ModelSim 仿真工具，在主窗口中選擇【 File】 /【 Change Directory】命 令，將工作目錄改變到想要存放仿真庫(kù)的目錄下。n 對(duì)于 Verilog 代碼來(lái)說(shuō)，這個(gè)庫(kù)位于 $XILINX/verilog/src/XilinxCoreLib 目錄。n 映射后時(shí)序仿真可能需要的文件包括：包含了 SIMPRIM 庫(kù)元件的門(mén)級(jí)網(wǎng)表、 SmartModels、標(biāo)準(zhǔn)延時(shí)格式文件 SDF。n Path Used in $SDF_annotate：指定 SDF標(biāo)注文件的路徑，一般情況下，當(dāng)網(wǎng)表