【正文】 ? 現(xiàn)在新開發(fā)的可編程器件都支持邊界掃描技術(shù)，并將其作為 ISP接口。 設(shè)計(jì)中心 2022年 6月 1日星期三 選擇 PLD還是 FPGA？ ? 所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯或數(shù)據(jù)通路，那么使用 FPGA就是一個(gè)很好選擇。 CPLD的延時(shí)較小。 FPGA與 CPLD的區(qū)別 設(shè)計(jì)中心 2022年 6月 1日星期三 ? FPGA為非連續(xù)式布線， CPLD為連續(xù)式布線。 CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。 設(shè)計(jì)中心 2022年 6月 1日星期三 CPLD與 FPGA的區(qū)別 CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table 程序存儲(chǔ) 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 設(shè)計(jì)中心 2022年 6月 1日星期三 FPGA與 CPLD的區(qū)別 ? FPGA采用 SRAM進(jìn)行功能配置 ， 可重復(fù)編程 ， 但系統(tǒng)掉電后 ， SRAM中的數(shù)據(jù)丟失 。 也有少數(shù) FPGA采用反熔絲或 Flash工藝，對(duì)這種 FPGA，就不需要外加專用的配置芯片。觸發(fā)器的輸出與 I/O腳相連，把結(jié)果輸出到芯片管腳。 ? FPGA為 ASIC提供原型設(shè)計(jì)。 目前 FPGA中多使用 4輸入的LUT，所以每一個(gè) LUT可以看成一個(gè)有 4位地址線的 16x1的 RAM。 ? 將計(jì)算機(jī)連接到 FPGA上對(duì)其進(jìn)行編程，按照配置文件完成必要的連接。 乘積項(xiàng)結(jié)構(gòu) PLD邏輯實(shí)現(xiàn)原理 設(shè)計(jì)中心 2022年 6月 1日星期三 可編程的 I/O單元 ? 能兼容 TTL和 CMOS多種接口和電壓標(biāo)準(zhǔn) ? 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 ? 能提供適當(dāng)?shù)尿?qū)動(dòng)電流 ? 降低功耗，防止過沖和減少電源噪聲 ? 支持多種接口電壓（降低功耗） – ～ ,5V – , – ,internal ,I/ – ,internal ,I/ and 設(shè)計(jì)中心 2022年 6月 1日星期三 可編程連線陣列 ? 在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號(hào)連接的網(wǎng)絡(luò) ? CPLD中一般采用固定長度的線段來進(jìn)行連接，因此信號(hào)傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測(cè)。 乘積項(xiàng)結(jié)構(gòu) PLD邏輯實(shí)現(xiàn)原理 設(shè)計(jì)中心 2022年 6月 1日星期三 ?一個(gè)很簡(jiǎn)單的電路，只需要一個(gè)宏單元就可以完成。圖中每一個(gè)叉表示相連（可編程熔絲導(dǎo)通），所以得到： f= f1 + f2 = (A*C*!D) + (B*C*!D) 。 ? CPLD利用 VLSI的密度產(chǎn)生更通用的能實(shí)現(xiàn) PCB板上幾個(gè)簡(jiǎn)單 PAL互連功能 的器件，是 PAL/PROM這類范例的擴(kuò)展。 ? 由于可編程邏輯器件以 EEPROM、 SRAM或Flash工藝為基礎(chǔ)，用戶可以通過計(jì)算機(jī)對(duì)芯片進(jìn)行編程，大大降低成本和縮短開發(fā)時(shí)間。 ? 或陣列固定明顯影響了器件編程的靈活性 設(shè)計(jì)中心 2022年 6月 1日星期三 PLA結(jié)構(gòu) ? PLA的內(nèi)部結(jié)構(gòu)在簡(jiǎn)單 PLD中有最高的靈活性 。 ? 時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋信號(hào)和輸入信號(hào)通過邏輯關(guān)系再?zèng)Q定輸出信號(hào)。 ? 在設(shè)計(jì)數(shù)字電路與系統(tǒng)時(shí)不依據(jù)國外己有芯片，而是依據(jù)數(shù)字電子系統(tǒng)需求，用硬件描述語言（ HDL）設(shè)計(jì)。 ? 我國電子工業(yè)缺 “ 芯 ” 是不爭(zhēng)的事實(shí)。 設(shè)計(jì)中心 2022年 6月 1日星期三 可重構(gòu)技術(shù)的國內(nèi)水平 ? 國內(nèi)目前在國家 863計(jì)劃 SOC專項(xiàng)支持下 2022年1月 2022年 12月，由電子科技大學(xué)與成都華微電子系統(tǒng)有限公司聯(lián)合開展 CPLD的研究，研制出具有 72個(gè)宏單元的 CPLD VLSI芯片（國外目前最大的 CPLD具有 288個(gè)宏單元），填補(bǔ)了國內(nèi)空白，打破了美國公司對(duì)這一技術(shù)的壟斷。 設(shè)計(jì)中心 2022年 6月 1日星期三 可重構(gòu)技術(shù)的國際先進(jìn)水平 ? 目前 ， 國際上著名的幾家 FPGA廠家都在加緊研發(fā)下一代工藝的產(chǎn)品 。 ? 比較常用的有 XILINX公司的 FPGA和 ALTERA及LATTICE公司的 CPLD。 – 設(shè)計(jì)系統(tǒng)所需要的芯片種類多，且數(shù)量很大。分別是 ? （ 1）微處理器和微控制器； ? （ 2）可編程邏輯； ? （ 3）可編程模擬陣列 （ PAA） 本課程討論數(shù)字可編程邏輯技術(shù) 概述 設(shè)計(jì)中心 2022年 6月 1日星期三 許氏（木村）定理 電路設(shè)計(jì) 邏輯設(shè)計(jì) 軟件設(shè)計(jì) 1958 1968 1978 1988 1998 2022 2022 2028 Tr Assp Aisc Mpu FPGA ? SoC Soc 專用的可以編程的 Soc 設(shè)計(jì)中心 2022年 6月 1日星期三 許氏（木村）定理 半導(dǎo)體的硅周期率 ? 硅集成電路產(chǎn)品形態(tài)大約以十年為一代 ? 在通用與專用 IC的此消彼長中，波浪向上發(fā)展 ? 設(shè)計(jì)內(nèi)容（對(duì)象）二十年為一代 19581978電路設(shè)計(jì) 手工計(jì)算時(shí)代：大量的布爾代數(shù)，卡諾圖化簡(jiǎn) 19781998邏輯設(shè)計(jì)（軟件編程） CAD時(shí)代： MCU/CPU指令編碼，二進(jìn)制碼或高級(jí)語言編程 19982022軟件設(shè)計(jì)（硬件編程） （軟硬件雙編程） EDA時(shí)代： VHDL/VERILOG硬件描述語言編碼（ 982022） C++與 HDL混合編碼（ 20222022） 設(shè)計(jì)中心 2022年 6月 1日星期三 許氏（木村）定理 ?從 1998年（第五波）起， “ 可重構(gòu)（可編程） ”特點(diǎn)己成為硅集成電路芯片產(chǎn)品特征 ?目前我們正處于第五波（ 19982022），可編程邏輯器件正在興起。 ?正好發(fā)生了 “ When will FPGA kill ASIC?”的爭(zhēng)論 設(shè)計(jì)中心 2022年 6月 1日星期三 要點(diǎn) ?可編程邏輯器件的概念 ?理解什么是 CPLD及 CPLD架構(gòu) ?理解什么是 FPGA及 FPGA架構(gòu) ?理解 CPLD和 FPGA的區(qū)別與聯(lián)系 ?了解常用的 CPLD和 FPGA型號(hào)