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2025-01-11 03:22 本頁面
【正文】 下載設(shè)計(jì)到 FPGA芯片 ? 準(zhǔn)備工作 : ? 將 xilinx的 USBJTAG電纜分別和計(jì)算機(jī) USB接口及 FPGA擴(kuò)展板上的 JTAG10針插口連接 。生成的編程文件放在ISE 工程目錄下，是一個(gè)擴(kuò)展名為 .bit 的位流文件。 Route）：通過讀取當(dāng)前設(shè)計(jì)的 NCD 文件，布局布線將映射后生成的物理邏輯單元在目標(biāo)系統(tǒng)中放置和連線，并提取相應(yīng)的時(shí)間參數(shù)。 實(shí)現(xiàn) ? 在翻譯過程中，設(shè)計(jì)文件和約束文件將被合并生成 NGD（原始類型數(shù)據(jù)庫）輸出文件和 BLD文件，其中 NGD 文件包含了當(dāng)前設(shè)計(jì)的全部邏輯描述， BLD 文件是轉(zhuǎn)換的運(yùn)行和結(jié)果報(bào)告。 Route）。但是關(guān)鍵字 NET 是不區(qū)分大小寫的。 ? 第二種方法：在工程管理區(qū)中，將“ Source for”設(shè)置為“ Synthesis/Implementation”。 ? 約束文件的后綴是 .ucf，所以一般也被稱為 UCF 文件。 雙擊 check syntax 檢查 verilog 文件有無語法錯(cuò)誤 若沒有，會(huì)出現(xiàn)綠色的勾，有警告會(huì)出現(xiàn)嘆號(hào)，有錯(cuò)誤會(huì)出現(xiàn)紅色的叉。綜合工具可以使用第三方 EDA工具（如 Synplify/SynplifyPro）， Xilinx在 ISE中提供了自帶的綜合工具 XST(Xilinx Synthesis Technology)， XST 內(nèi)嵌在 ISE 3 以后的版本中，并且在不斷完善。相關(guān)操作和 FPGA 設(shè)計(jì)流程緊密相關(guān)，包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和生成配置文件等。在工程管理中，此工具欄的運(yùn)用極為頻繁。 ISE用戶界面 ISE軟件的用戶界面 ? 標(biāo)題欄：主要顯示當(dāng)前工程的名稱和當(dāng)前打開的文件名稱。 ? 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了 ImPACT，功能是進(jìn)行設(shè)備配置和通信，控制將程序燒寫到 FPGA 芯片中去。 ISE功能簡介 ? 設(shè)計(jì)輸入： ISE 提供的設(shè)計(jì)輸入工具包括用于 HDL 代碼輸入和查看報(bào)告的 ISE 文本編輯器（ The ISE Text Editor），用于原理圖編輯的工具 ECS（ The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的 StateCAD 以及用于約束文件編輯的 Constraint Editor。因此要掌握 Xilinx FPGA開發(fā)，就必須掌握ISE，這里我們簡單介紹下 ISE基本操作和開發(fā)流程 ISE功能簡介 Xilinx 是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，其開發(fā)工具 ISE也在不斷地升級(jí)。 ? 3） FPGA內(nèi)部有豐富的觸發(fā)器和 I/O引腳。為了提高 FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。 嵌入式塊 RAM（ BRAM） :大多數(shù) FPGA都具有內(nèi)嵌的塊 RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。每個(gè) CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式 RAM和分布式 ROM。 配置邏輯塊（ CLB） :是 FPGA內(nèi)的基本邏輯單元。 FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O間的聯(lián)接方式，并最終決定了 FPGA所能實(shí)現(xiàn)的功能， FPGA允許無限次的編程 . FPG
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