fpga設(shè)計流程指南(編輯修改稿)
2025-05-04 05:44 本頁面
【文章內(nèi)容簡介】 標(biāo)識符（1） 標(biāo)識符采用傳統(tǒng)C語言的命名方法，即在單詞之間以“_”分開，如：max_delay、data_size等等。（2） 采用有意義的、能反映對象特征、作用和性質(zhì)的單詞命名標(biāo)識符，以增強程序的可讀性。（3） 為避免標(biāo)識符過于冗長，對較長單詞的應(yīng)當(dāng)采用適當(dāng)?shù)目s寫形式，如用‘buff’代替‘buffer’，‘ena’代替‘enable’，‘a(chǎn)ddr’代替‘a(chǎn)ddress’等。 參數(shù)化設(shè)計 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數(shù)值，盡可能采用`define語句或paramater語句定義常數(shù)或參數(shù)。 空行和空格（1） 適當(dāng)?shù)卦诖a的不同部分中插入空行，避免因程序擁擠不利閱讀。（2） 在表達(dá)式中插入空格，避免代碼擁擠，包括：賦值符號兩邊要有空格；雙目運算符兩邊要有空格；單目運算符和操作數(shù)之間可沒有空格，示例如下：a = b。c = a + b。if (a == b) then ...a = ~a amp。 c。 對齊和縮進(jìn)（1） 不要使用連續(xù)的空格來進(jìn)行語句的對齊。（2） 采用制表符Tab對語句對齊和縮進(jìn)，Tab鍵采用4個字符寬度，可在編輯器中設(shè)置。（3） 各種嵌套語句尤其是if...else語句，必須嚴(yán)格的逐層縮進(jìn)對齊。 注釋必須加入詳細(xì)、清晰的注釋行以增強代碼的可讀性和可移植性，注釋內(nèi)容占代碼篇幅不應(yīng)少于30%。 參考C語言的資料 要形成良好的編程風(fēng)格，有許多細(xì)節(jié)需要注意，可以參考資料[4]，雖然它是針對C語言的討論，但由于Verilog HDL和C語言的形式非常近似，所以里面提到的很多原則都是可以借鑒的。 可視化設(shè)計方法 為提高設(shè)計效率和適應(yīng)協(xié)同設(shè)計的方式，可采用可視化的設(shè)計方法，Mentor Grahpics的Renoir軟件提供了非常好的設(shè)計模式。 可綜合設(shè)計 用HDL實現(xiàn)電路，設(shè)計人員對可綜合風(fēng)格的RTL描述的掌握不僅會影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質(zhì)量好壞最主要的因素，對此應(yīng)當(dāng)予以充分的重視。 學(xué)習(xí)可綜合的HDL請參考 [5][6] [7]。 學(xué)習(xí)設(shè)計的模塊劃分請參考[8]。 設(shè)計目錄 采用合理、條理清晰的設(shè)計目錄結(jié)構(gòu)有助于提高設(shè)計的效率、可維護(hù)性。建議采用類似下面的目錄結(jié)構(gòu)：（1）designsrc（源代碼）syn（綜合）sim（仿真）par(布局布線)（2）designver1ver2src（源代碼）syn（綜合）sim（仿真）par(布局布線)src（源代碼）syn（綜合）sim（仿真）par(布局布線)
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