【文章內容簡介】 4x 512x 256x8 等四中類型中的任意一種。 EAB中的 RAM輸入與輸出端口是分開的，這樣就不需要三態(tài)門進行總線隔離，減少編程上的麻煩。 FLEX10K作為 Altera 的主流器件具有多種特性包括： ??. 為各種功能配備嵌入式陣列，如高效存儲器和專用內存； ??. 大量通用邏輯陣列； ??. 高達 10000 到 250000 個典型門 ??. 內 置 RAM 可達 40960 位，每個 EAB 包含 2048 位，使用這些 RAM不需要減少任何邏輯容量； ??. 支持 MultiVolt I/O 界面； ??. 低功耗（多數(shù)型號在待機模式下的典型功耗少于 ）； ??. FLEX10K設備支持 標準； ??. 內置 JTAG（ Joint Test Action Group）邊界掃描測試電路，兼容 IEEE 標準，使用這項功能不需要花費任何器件邏輯。 由于集成度可以高達 25 萬門， FLEX10K 器件提供了高密度、快速并且可以集成整個系統(tǒng)（包含多個 32 位總線）等特性 都集成到單一器件中。 FLEX10K 器件是可再配置的，它可以在投入開發(fā)前進行 100%的測試，因此，設計者不需要制定測試向量來覆蓋所有錯誤。設計者也不需要辨別不同的 ASIC 設計方案， FLEX10K 器件可以在板上配置成所需要的專門的功能。 所有的 FLEX10K 器件都包含嵌入式陣列（ embedded array）和邏輯陣列（ logic array）。嵌入式陣列用于實現(xiàn)存儲功能或復雜的邏輯功能，如數(shù)字信號處理（ Digital Signal Processing,DSP）、微控制器（ microcontroller）和 數(shù)據(jù)轉換等功能，邏輯陣列實現(xiàn) ASIC 中門海的功能，它用于實現(xiàn)一般的邏輯功能，如計數(shù)器、加法器、狀態(tài)機和數(shù)據(jù)選擇器。將門陣列與嵌入式陣列結合起來，就可以實現(xiàn)高性能、高密度的嵌入式門陣列，使設計者得以將整個系統(tǒng)集成在單一器件內。 [6] 第三章： VHDL 介紹 硬件描述語言概述 FPGA的設計方法主要有 4 種 畫原理圖輸入； 用 VHDL或 Verilog HDL等硬件描述語言（ Hardware Description Language,HDL）來描述設計然后進行邏輯綜合； 用圖形化的描 述語言來描述設計； 混合使用各種方法。每種方法都有自己的特點和應用場合，當中 HDL是最重要的現(xiàn)代硬件描述手段。 HDL 是用于設計硬件電子系統(tǒng)的計算機語言。硬件描述語言是相對于一般計算機軟件語言如 C、 BASIC 來說的， HDL 是設計者和 EDA 工具的界面， HDL 主要用于描述電子系統(tǒng)的邏輯功能、電路結構和連接方式，設計者通過 HDL 來描述所設計的電子系統(tǒng)的結構特征和行為方式。由于采用計算機語言的形式， HDL 比電路原理圖更容易編譯并且可讀性更強。在越高級別的描述中， HDL 的重要性越大。盡管原理圖能更清楚地傳達部分信 息，但通常它們沒有語言描述那么容易理解。并且 HDL 的文字描述比原理圖中關于元件和導線位置的圖形描述更容易被程序處理。目前最具代表性且使用最頻繁的美國國防部開發(fā)的 VHDL（ VeryHighSpeed Integrated Circuit HDL）和 Verilog 公司開發(fā)的 Verilog HDL?，F(xiàn)在 VHDL 和Verilog HDL 作為 IEEE 的工業(yè)標準硬件描述語言，得到了大多數(shù) EDA 工具的支持。 [1][7] HDL 源于各公司開發(fā)的 EDA 工具，各家公司在開發(fā) EDA 工具時也必須同時設計一種 HDL，但這些 HDL 大多數(shù)只成為企業(yè)標準，而無法成為國際標準。上世紀80 年代初，美國國防部為了降低開發(fā)費用，避免重復設計，要求各承包商按照同樣的設計語言進行甚高速集成電路的開發(fā)，于是 VHDL 工作組于 1981 年 6 月成立，于 1983 年由 Intermatrics、 IBM、 TI 三家公司組成開發(fā)小組。 1986 年 3 月IEEE 開始制定 VHDL 標準，經(jīng)過 1 年的審查， 1987 年 12 月 IEEE 發(fā)布了第一個VHDL 標準版本 IEEE std 1076（簡稱 VHDL1987）。 VHDL1987 發(fā)布之后獲得了廣泛的支持，主流 EDA 軟件相繼宣布支持 VHDL， 1993 年 IEEE 又發(fā)布了新版本的 VHDL 標準 IEEE std 10761993（簡稱 VHDL1993）， VHDL1993 只增加了少量功能，并修改了少部分語法規(guī)則。絕大部分基本語法語義的定義與 VHDL1987是一樣的， 1997 年 IEEE 制定了包含模擬電路設計功能的 VHDL 擴充版本 IEEE std ，成為 VHDLAMS， AMS 的含義是模擬和混合信號（ Analog and Mixed Signal） ,1998 年 IEEE 制定了用于寄存器傳輸級（ RTL， Register Transmit Level）綜合的 VHDL子集標準 IEEE std 。在 2020 年與 2020 年又有新版本的 VHDL標準，但這些后續(xù)版本僅對一些不常用的功能進行修改，基本的內容一直沒有變化。 [8]本設計基于 VHDL1993。 的特點 與其他 HDL和軟件編程語言相比 VHDL具有以下特點或優(yōu)勢： ??. 與具體器件無關，設計系統(tǒng)時只需要考慮其行為的實現(xiàn)，而不必與具體的器件關聯(lián)，或者輸入具體的硬件參數(shù)，這種與硬件關聯(lián)度較小的特點使FPGA能較好的適應各種設計，并且有更普遍的應用。 ??. 強大的行為描述能力， 隨著半導體工藝的進步和百萬門級的 FPGA出現(xiàn)普及， FPGA 及 ASIC 的設計復雜性必然增加， VHDL 強大的行為描述能力使得它比其它 HDL更適合 VLSI、 SOC等規(guī)模較大的集成電路設計。 ??. VHDL 本身具有廣泛的多領域的應用， VHDL 基本具備了所有硬件描述語言應有的特性，這就意味著設計者從原始的系統(tǒng)行為描述，同過逐步地分解綜合等過程，直到最后生成 FPGA 廠商提供的適配器所能接受的編程文件的整個過程，都可以在 VHDL 的范疇之內完成， VHDL 所支持的電子系統(tǒng)設計級別包括系統(tǒng)級、行為算法級、寄存器傳輸級（ RTL）、邏 輯級和開關級。 ??. VHDL 把大部分設計工作推給計算機，這使得 VHDL 對計算機和VHDL 綜合器有較高的要求，隨著 EDA 工具和 VHDL 綜合器的日益完善和計算機性能的大幅提高， VHDL 的這一特點使其與其他 HDL 相比具有更高的設計自動化程度，同時設計者可以根據(jù)綜合的結構進行適當?shù)男薷模蛘邔C合器的參數(shù)進行必要的設定以達到理想的性能指標，這無疑使 VHDL成為一種優(yōu)秀的 EDA解決方案。 ??. 科學的語言結構，可讀性好，作為一種計算機語言， VHDL 既可以被計算機編譯，也可以被人理解， VHDL 的源代碼，既是程序，又是文檔。既成為學術交流中的載體，又可以作為合同簽約者之間的文件。 ??. 支持大規(guī)模項目的層次化設計和已有設計的再利用，隨著半導體工藝的不斷發(fā)展和集成電路規(guī)模的擴張，一個大規(guī)模的設計項目已經(jīng)很難由一個人完成，而必須由一個項目組甚至多個項目組協(xié)同完成， VHDL 中實體、類屬、程序包和設計庫的概念讓層次化設計和以往設計的再利用變得十分方便，從而實現(xiàn)了多人多任務并行工作的方式，保證大規(guī)模的系統(tǒng)設計能被迅速完成。 ??. 標準化，可移植，作為 IEEE 的一種工業(yè)標準硬件描述語言， VHDL獲得了眾多 EDA 工具的支持，任何設計，只要它采用 VHDL，都可以在不同的設計平臺間轉移，這又進一步提高的 VHDL的通用性。 ??. VHDL 在提供與工藝無關的設計途徑的同時，又具備在設計中加入工藝參數(shù)的特性，在工藝改變時，只需要修改相應的類屬即可使同樣的設計適應不同的工藝。 ??. 設計的各個階段都能進行仿真和驗證， VHDL 在制定之初就考慮到了電路的仿真和驗證問題，在 EDA 工具中設計者可以在設計的每個階段對設計的每個部分進行驗證，檢查邏輯和電路的正確性，從而減少錯誤發(fā)生的可能性和設計的反復修改。降低了開發(fā)成本 的功能與應用 經(jīng)過幾十年的發(fā)展 VHDL 在眾多 HDL中逐步脫穎而出成為電子系統(tǒng)設計的通用語言，同時它還不斷拓展應用領域。在 EDA 軟件的編輯器中 VHDL 是電子系統(tǒng)設計語言，描述系統(tǒng)的結構和功能。經(jīng)過編譯后又成為用于系統(tǒng)行為仿真的 VHDL 行為仿真文件，而經(jīng)過 VHDL 綜合器后的結果會生成 VHDL 網(wǎng)表文件，此文件可以直接交給廠商提供的適配器用于配置可編程邏輯器件或產生下載所需的配置文件。 VHDL 還可以用于層次化設計，將預先定義的 VHDL 描述的元件和程序包存入EDA軟件的數(shù)據(jù)庫中。 除了行為描述外， VHDL 也可以描述電路結構，包括門級描述、功能塊描述和寄存器傳輸級描述，當然隨著抽象級別的提高， VHDL 更能體現(xiàn)它的優(yōu)勢， SOC 的發(fā)展成熟也對 HDL 描述的范圍提出了更廣泛的要求，而在 VHDL 中允許對相同的描述建立不同抽象級別的元件模型。 隨著電路規(guī)模的擴大電路的模擬驗證正成為 FPGA 和 ASIC 設計的一大挑戰(zhàn)，在模擬驗證中 VHDL 可以提供數(shù)字系統(tǒng)元件的特性以及它們之間的相互連接和相互作用，甚至包括外部的輸入信號和內部的信號觀察點。 總之隨著 EDA 工具的進一步成熟，除了主流的硬件描述語言之外， VHDL 已經(jīng)成為電子設計領域學術交流、設計存檔、程序模塊的移植、 ASIC 源程序的交付、 IP核的應用等領域有了廣泛的應用，顯然， VHDL 已成為軟硬件工程師們的共同語言。 的語法 一個完整的 VHDL程序包含以下部分： ??. 庫（ Library）：存放已經(jīng)編譯的包集合、實體、結構體和配置等。庫的好處在于使設計者可共享已經(jīng)編譯過的設計結果。 ??. 包（ Package）：聲明在實體中將用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等。 ??. 實體（ Entity）：定義電路的輸入 /輸出接口。 ??. 結構體（ Architecture）：描述電路內部的功能。一個實體可以對應 多個結構體，但在同一時間，只有一個結構體被使用。 ??. 配置（ Configuration）：決定哪一個結構體被使用。 并非所有 VHDL 程序都具有以上 5 種語法結構。理論上只有實體和結構體式必備的，而在實際應用中常要在實體之前調用程序包。以下一個 2 分頻電路是 VHDL程序的常用結構： library IEEE。 庫、程序包調用 use 。 entity FreDevider is 實體聲明 port (clock:in std_logic。 clkout:out std_logic )。 end。 architecture behavior of FreDevider is結構體定義 signal clk:std_logic。 begin process(clock) begin if rising_edge(clock)then clk=not clk。 end if。 end process。 clkout=clk。 end。 程序中 標識后的字符為注釋。 第四章： MAX+plusII軟件介紹 MAX+plusII 概述 MAX+plusII是美國 Altera 公司的第三代 FPGA開發(fā)軟件，其全稱為 Multiple Array Matrix and Programmable Logic User Systems。 MAX+plusII可以在安裝 Windows、Sun SPAC stations、 HP9000 Series 700/800 或 IBM RISC System/6000 的計算機上運行， MAX+plusII的功能強大而且使用方便。使用 MAX+plusII，用戶不需要了解可編程邏輯器件的內部結構，用戶可以用自己熟悉的方法（原理圖或 HDL）進行設計， MAX+plusII 會將用戶的輸入自動轉換為最終形式，利用 MAX+plusII 可以高效靈活的 設計各類數(shù)字電路。 MAX+plusII 包含編輯、編譯、仿真、綜合和下載等功能。用戶可以在軟件中完成從源代碼輸入到最終配置器件的整個過程， MAX+plusII 具有開放的界面，它支持的 HDL 有 VHDL、 Verilog HDL 和 Altera 自家的設計語言 AHDL，并且提供了與其他主流 EDA 軟件工具的接口，除了軟件自身集成的大量功能塊和元件庫外，設計人員可以自行添加自己的宏定義和程序包，從而達到縮短開發(fā)周期，減少工作量的目的， MAX+plusII 僅支持部分 VHDL 語句的綜合，但由于其功能的高度集