【文章內(nèi)容簡(jiǎn)介】 根據(jù)這個(gè)系統(tǒng)的性能指標(biāo)選擇相關(guān)的元器件。這之后，就可以進(jìn)行軟硬件設(shè)計(jì)了。一般硬件和軟件開發(fā)可以同時(shí)進(jìn)行。這樣在完成系統(tǒng)的軟件和硬件之后。分別對(duì)軟件和硬件進(jìn)行調(diào)試。分別調(diào)試完成之后，就進(jìn)行系統(tǒng)的集成。之后再進(jìn)行整個(gè)系統(tǒng)的測(cè)試工作。圖41給出了系統(tǒng)的整體設(shè)計(jì)流程。 圖41 系統(tǒng)的整體設(shè)計(jì)流程考慮到同類國產(chǎn)的示波器的性能指標(biāo)，以及在具體電路中整個(gè)系統(tǒng)的實(shí)現(xiàn)難9易程度。故將設(shè)計(jì)目標(biāo)定位于帶寬在100M左右的數(shù)字存儲(chǔ)示波器。并從成本等方面考慮，整個(gè)示波器系統(tǒng)只做了一個(gè)通道。采用的芯片也是盡量采用比較容易在市場(chǎng)上買到的和相對(duì)便宜的。同時(shí)由于時(shí)間等原因，本文只完成了整個(gè)系統(tǒng)的硬件設(shè)計(jì)和部分驅(qū)動(dòng)程序的編寫。并且對(duì)硬件電路進(jìn)行了調(diào)試。調(diào)試的電路結(jié)果基本上達(dá)到了當(dāng)初所想要達(dá)到的指標(biāo)。但整個(gè)系統(tǒng)集成起來的調(diào)試工作還沒有進(jìn)行。便攜式數(shù)字存儲(chǔ)示波器期望達(dá)到的具體設(shè)計(jì)參數(shù)如下：①帶寬：100MHZ(重復(fù)帶寬)②通道：?jiǎn)瓮ǖ愧鄄蓸勇剩?00MSPS(實(shí)時(shí)采樣)；④垂直分辨率：8位⑤垂直靈敏度：10mv5v/div⑥水平靈敏度：⑦輸入阻抗：1MΩ⑧工作模式：自動(dòng)，單次，常規(guī)⑨存儲(chǔ)深度：4KB⑩顯示：LCD(黑白；整個(gè)屏幕192x64點(diǎn)陣；對(duì)比度可調(diào))數(shù)字存儲(chǔ)示波器的設(shè)計(jì)方法一般是：信號(hào)通過調(diào)理電路之后，送到AD轉(zhuǎn)換器將被測(cè)信號(hào)數(shù)字化，并將數(shù)據(jù)存入到存儲(chǔ)器中，在信號(hào)出現(xiàn)觸發(fā)脈沖之后，就可以開始顯示數(shù)據(jù)。然后處理器從存儲(chǔ)器中讀出數(shù)據(jù)，直接以數(shù)字信號(hào)(顯示器為液晶的時(shí)候)的形式，送到相應(yīng)的顯示器中進(jìn)行顯示波形。方案：采用DSP+FPGA+單片機(jī)來實(shí)現(xiàn)整個(gè)系統(tǒng)。本設(shè)計(jì)就采用這個(gè)架構(gòu)。這個(gè)結(jié)構(gòu)既繼承了采用DSP和FPGA的優(yōu)點(diǎn)，同時(shí)也克服了因?yàn)長(zhǎng)CD和鍵盤處理電路的速度慢而導(dǎo)致浪費(fèi)DSP的時(shí)間資源的這個(gè)缺點(diǎn)。在本方案中，把LCD和鍵盤處理電路全部交給單片機(jī)進(jìn)行管理。在這里DSP把數(shù)據(jù)通過多緩沖串口發(fā)送給單片機(jī)，然后由單片機(jī)把從DSP中接收到的數(shù)據(jù)送到LCD中去顯示。同時(shí)單片機(jī)也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給DSP芯片，進(jìn)而去控制相關(guān)的電路。系統(tǒng)的整體設(shè)計(jì)框圖如圖42所示。 圖42 系統(tǒng)的整體設(shè)計(jì)框圖，整個(gè)硬件平臺(tái)和其他的數(shù)字存儲(chǔ)示波器一樣也是采用模塊化設(shè)計(jì)的方式，整個(gè)系統(tǒng)基本上是由三大部分模塊組成：它們分別為數(shù)據(jù)采集部分、數(shù)據(jù)處理部分和數(shù)據(jù)顯示部分。數(shù)據(jù)采集部分完全由FPGA來進(jìn)行控制，DSP只負(fù)責(zé)數(shù)據(jù)的后期處理，系統(tǒng)其他功能由單片機(jī)來實(shí)現(xiàn)。FPGA要控制前端數(shù)據(jù)通道，對(duì)采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和DSP處理器進(jìn)行通信，這在整個(gè)系統(tǒng)中具有重要的地位。同時(shí)又由于FPGA的可編程性，使得前端采集電路的設(shè)計(jì)非常靈活，調(diào)試起來也非常方便。DSP主要負(fù)責(zé)把采集的數(shù)據(jù)進(jìn)行處理。比如像濾波、傅立葉變換等，同時(shí)負(fù)責(zé)波形重建，波形重建這里主要會(huì)采用內(nèi)插算法來重建波形。而后端的單片機(jī)主要負(fù)責(zé)系統(tǒng)的人機(jī)接口和數(shù)據(jù)顯示。整個(gè)系統(tǒng)的工作流程是這樣的：由上圖也可以看出，要測(cè)量的波形經(jīng)過衰減或者放大電路之后分為二路：一路送整形電路整形之后產(chǎn)生矩形波信號(hào)，然后利用FPGA的測(cè)頻電路測(cè)量波形的頻率；另外一路送A/D轉(zhuǎn)換器進(jìn)行AD轉(zhuǎn)換。AD的采樣率使它恒定為1OOM/S。轉(zhuǎn)換后的數(shù)字信號(hào)要先送到FIFO存儲(chǔ)器中暫存，F(xiàn)IFO的存儲(chǔ)是靠FIFO的寫時(shí)鐘來實(shí)現(xiàn)，而FIFO的寫時(shí)鐘是由FPGA中的分頻電路產(chǎn)生的。這樣示波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時(shí)鐘。FIFO就利用FPGA中的RAM資源。比如這里選用的FPGA里面就有5K的RAM資源供用戶選擇。這樣數(shù)據(jù)采集進(jìn)來就可以直接存儲(chǔ)在FPGA中，這樣做就不需要專門的FIFO芯片，同時(shí)直接在FPGA中定制FIFO存儲(chǔ)器，可以提高整個(gè)系統(tǒng)的性能，使得整個(gè)系統(tǒng)的速度更快。隨著寫時(shí)鐘的到來，F(xiàn)FIO存滿之后，DSP處理器就從FIFO中讀取數(shù)據(jù)來進(jìn)行處理，處理之后就由DSP送到單片機(jī)中進(jìn)行顯示。圖中FLASH模塊的是程序存儲(chǔ)器，即整個(gè)系統(tǒng)的軟件都固化在FLASH中。RAM模塊是數(shù)據(jù)存儲(chǔ)器，整個(gè)系統(tǒng)運(yùn)行的時(shí)候，首先DSP利用已經(jīng)固化在ROM中的BOOT程序把FLASH中的程序搬到RAM中運(yùn)行。這里鍵盤和LCD模塊是用來進(jìn)行輸入控制和輸出顯示。在調(diào)試的時(shí)候同時(shí)我們也設(shè)計(jì)了兩個(gè)JATG接口，分別用來對(duì)FPGA和DSP進(jìn)行調(diào)試。的選擇也是非常重要的一環(huán)，如果選擇的不好，就會(huì)嚴(yán)重影響進(jìn)度。在這里你選擇的元件的時(shí)候要根據(jù)自器件的選擇的總的指導(dǎo)原則是性價(jià)比高、市場(chǎng)上容易買到。其實(shí)系統(tǒng)元器件己定制的系統(tǒng)性能指標(biāo)選擇能夠滿足要求的元件。本系統(tǒng)所選擇的元件如表43所示。 表43 所選元件及功能介紹第5章 整個(gè)系統(tǒng)硬件設(shè)計(jì)整個(gè)系統(tǒng)的關(guān)鍵電路其實(shí)還是在前端通道、模數(shù)轉(zhuǎn)換這兩塊前端電路的設(shè)計(jì)，這主要是因?yàn)閷?duì)于一個(gè)電路來說，如果信號(hào)頻率達(dá)到100M的話，要考慮的因素就會(huì)很多，比如如何去減小電路中數(shù)字電路對(duì)模擬電路的信號(hào)的影響，因?yàn)槟M電路它是非常敏感的，一點(diǎn)點(diǎn)干擾就可能會(huì)使得被測(cè)的信號(hào)出現(xiàn)失真，同時(shí)對(duì)于高頻電路來說，阻抗匹配等因素也是會(huì)影響到整個(gè)電路的性能。這樣對(duì)于前端調(diào)理電路來說，就會(huì)碰到動(dòng)態(tài)范圍、寬頻的挑戰(zhàn)。圖51為硬件平臺(tái)的總體框圖，從圖51可以看出，整個(gè)硬件平臺(tái)主要包括有四個(gè)部分模塊，分別為：前端數(shù)據(jù)采集部分硬件電路設(shè)計(jì)；FPGA內(nèi)部控制邏輯和外圍電路；數(shù)據(jù)處理部分的硬件設(shè)計(jì)；平臺(tái)調(diào)試接口；電源、晶振及復(fù)位電路模塊。然后按照被測(cè)信號(hào)的走向依次對(duì)圖中的每個(gè)部分中的每一個(gè)硬件模塊進(jìn)行介紹，主要介紹各模塊的功能、工作原理、實(shí)現(xiàn)方法，以及具體實(shí)現(xiàn)的電路圖。 圖51 硬件平臺(tái)的總體框圖這部分的電路主要有信號(hào)衰減、放大電路、信號(hào)整形電路、AD轉(zhuǎn)換電路以及這些電路與FPGA的接口電路。下面分別來進(jìn)行介紹。被測(cè)信號(hào)從前端輸入進(jìn)來，為了滿足AD轉(zhuǎn)換的電氣性能首先必須把信號(hào)調(diào)節(jié)到一個(gè)合適的范圍之內(nèi)。通常情況下，如果輸入進(jìn)來的被測(cè)信號(hào)的電壓范圍超過AD轉(zhuǎn)換的電壓范圍時(shí)，就要對(duì)信號(hào)衰減，這種衰減電路我們必須考慮輸入信號(hào)的頻率高低。由于在衰減過程中，頻率范圍很寬的時(shí)候很容易出現(xiàn)畸變，所以通常做衰減網(wǎng)絡(luò)的時(shí)候采用的是無源電阻、電容網(wǎng)絡(luò)。這種無源阻容網(wǎng)絡(luò)由于信號(hào)的頻率特性，比如說在低頻的時(shí)候就直接表現(xiàn)為電阻分壓比，在高頻的時(shí)候就為電抗的分壓得到信號(hào)的衰減。其實(shí)這種衰減本質(zhì)上是為一個(gè)平衡電橋。比如在我們的示波器探頭中就可能存在一個(gè)可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達(dá)到一種最佳狀態(tài)。這樣衰減就可以變得和頻率沒有關(guān)系。使得信號(hào)衰減可以在一個(gè)大的頻帶范圍內(nèi)實(shí)現(xiàn)信號(hào)衰減。圖52是一個(gè)典型的信號(hào)衰減電路。 圖52 信號(hào)衰減電路本系統(tǒng)所設(shè)計(jì)的電壓衰減網(wǎng)絡(luò)主要是由電阻和電容所組成。多路選擇開關(guān)控制被測(cè)信號(hào)衰減的倍數(shù)，最大可以實(shí)現(xiàn)100倍的衰減。信號(hào)輸入最大為50V，剛好在AD轉(zhuǎn)換的電壓范圍之內(nèi)。衰減的具體控制是由處理器來進(jìn)行控制?？紤]到信號(hào)輸入的頻帶寬度。本系統(tǒng)選擇的模擬多路開關(guān)為MAX4547來實(shí)現(xiàn)。它工作的信號(hào)頻帶寬，可以控制直流到300MHz的信號(hào)。其結(jié)構(gòu)如圖53所示：圖53 MAX4547內(nèi)部結(jié)構(gòu)表MAX4547邏輯狀態(tài)在電路中實(shí)現(xiàn)的衰減選擇有X0X001兩種。另外在衰減電路和放大電路中間還有一個(gè)模擬開關(guān)，用來進(jìn)行交直流選擇。圖54是衰減1/10時(shí)的PSPICE仿真結(jié)果，由仿真結(jié)果可以看出電容、電阻所組成的衰減網(wǎng)絡(luò)可以正常實(shí)現(xiàn)信號(hào)的衰減。圖54 衰減仿真 信號(hào)放大電路如果輸入到P1端的被測(cè)量信號(hào)很微弱的話。該信號(hào)就需要輸入到放大器中進(jìn)行放大，以提高系統(tǒng)對(duì)被測(cè)信號(hào)的分辨率并降低噪聲對(duì)其的影響。同時(shí)還要保證放大后的信號(hào)值在(512mV+512mV)范圍之內(nèi)。這里對(duì)放大器的要求也是很高。首先要求放大器對(duì)輸入信號(hào)的失真小，增益穩(wěn)定，輸入電阻大，頻帶也要足夠?qū)?。圖55 MAX4105放大電路 信號(hào)整形電路設(shè)計(jì)信號(hào)的整形主要是為了示波器在自動(dòng)測(cè)頻的時(shí)候，把被測(cè)信號(hào)變成標(biāo)準(zhǔn)的矩形波。好在FPGA中對(duì)信號(hào)進(jìn)行頻率測(cè)量。在這里把信號(hào)經(jīng)過前端調(diào)理電路之后，分成二路，一路直接送到AD里面去進(jìn)行模數(shù)轉(zhuǎn)換，另外一路直接就送到AD9698比較器中進(jìn)行信號(hào)的整形，這里AD9698是一種過零比較器。由于輸入信號(hào)的頻率高達(dá)100MHz，所以我們可以選擇集成的高速比較器AD9698，它是高速TTL兼容雙電壓比較器。MAXCOM2信號(hào)是經(jīng)過衰減或者放大的信號(hào)它從AD9698的7腳輸入，經(jīng)過比較之后從l端輸出。其中2腳是可以用來控制比較電平的大小。11腳和6腳為它的電源引腳。如果MAXCOM2信號(hào)大于零，則OUT端輸出高電平；如果MAXCOM2信號(hào)小于零，則OUT端輸出低電平。圖56 信號(hào)整形電路 電路的保護(hù)及濾波處理由于電路的某些原因可能導(dǎo)致電路在某個(gè)時(shí)候電壓出現(xiàn)尖峰，這樣對(duì)于模擬開關(guān)、放大器、AD轉(zhuǎn)換器等就必須進(jìn)行保護(hù)。因?yàn)檫@些元器件使被測(cè)電壓信號(hào)輸入不會(huì)超過太大。本系統(tǒng)保護(hù)電路由二極管鉗位電路來完成。采用鉗位保護(hù)電路的方法比較簡(jiǎn)單，高效。 AD轉(zhuǎn)換電路設(shè)計(jì)AD轉(zhuǎn)換和FIFO電路是前端數(shù)據(jù)采集的核心電路。圖57和給出了A/D轉(zhuǎn)換的電路圖。圖中信號(hào)從端輸入，INPUTCLK為AD采樣時(shí)鐘，這里它頻率恒為100MHz，這樣做的好處是用戶在選擇不同的時(shí)基頻率時(shí)不是直接對(duì)AD頻率去進(jìn)行控制，因?yàn)锳D頻繁地切換時(shí)。很容易出現(xiàn)數(shù)據(jù)的不穩(wěn)定。而是用戶時(shí)基的控制是通過時(shí)鐘頻率去控制FIFO的讀寫時(shí)鐘來間接的實(shí)現(xiàn)不同頻率之間的切換。采樣之后的數(shù)據(jù)全部傳送至FIFO中進(jìn)行暫存。AD9283的采樣精度為8位，最大采樣時(shí)鐘為100MHz，它所產(chǎn)生的數(shù)據(jù)量相當(dāng)大，所以對(duì)FIFO的要求也比較高。本設(shè)計(jì)FIFO是做在FPGA中，可以滿足性能要求。圖57 A/D轉(zhuǎn)換的電路圖 FPGA外圍電路的設(shè)計(jì)和內(nèi)部邏輯電路設(shè)計(jì)整個(gè)前端電路的控制都是有FPGA來完成。前端電路的工作情況基本上是這樣的：ADC是否工作是由FPGA來控制的，如果FPGA使能AD轉(zhuǎn)換器，則ADC就開始進(jìn)行數(shù)據(jù)的采樣。然后根據(jù)FIFO的讀寫時(shí)鐘的情況。就開始進(jìn)行預(yù)采樣。把數(shù)據(jù)保存在緩沖區(qū)FIFO中。當(dāng)FIFO中保存的數(shù)據(jù)達(dá)到預(yù)觸發(fā)字設(shè)置的大小之后。就使得讀時(shí)鐘和寫始終一致。這樣數(shù)據(jù)讀入到FIFO的同時(shí)也從FIFO中讀出來。數(shù)據(jù)不斷的刷新。此時(shí)數(shù)據(jù)在緩沖區(qū)的大小始終等于預(yù)觸發(fā)字所設(shè)置的大小。一直觸發(fā)信號(hào)的到來。使讀時(shí)鐘無效。寫時(shí)鐘繼續(xù)有效。數(shù)據(jù)此時(shí)繼續(xù)寫入。直到寫滿為止。這樣完成一輪采樣，ADC停止工作并將這一消息反饋給DSP。DSP得知ADC停止工作后，DSP從FPGA中讀取一定的數(shù)據(jù)，然后進(jìn)行相關(guān)數(shù)據(jù)處理，并把數(shù)據(jù)寫入到存儲(chǔ)器對(duì)應(yīng)的單元中。當(dāng)基本寫滿存儲(chǔ)器后，波形采樣就完成了。這時(shí)DSP再從存儲(chǔ)器中讀出波形數(shù)據(jù)，送入控制端顯示。 FPGA外圍電源、晶振電路的設(shè)計(jì)圖58是FPGA外圍電路的電源和晶振電路圖，這里用的FPGA是EPlCl448。由圖可以看出FPGA的供電有兩種形式。．，晶振電路產(chǎn)生50MHz的時(shí)鐘直接送到FPGA的16腳，為分頻等電路提供原始時(shí)鐘。 圖58 FPGA外圍電路的電源和晶振電路 FPGA的配置FPGA的配置下載方式：主動(dòng)配置方式(AS)和JTAG配置方式。AS由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲(chǔ)器的初始化過程，本系統(tǒng)所使用到的Cyclone系列配置芯片有EPCSl，EPCS它是專門提供給該系列芯片進(jìn)行AS配置用的。所有的配置數(shù)據(jù)都是保存在該芯片中，加電后數(shù)據(jù)通過芯片的DATA0引腳送入FPGA內(nèi)部。進(jìn)行FPGA的配置，數(shù)據(jù)被回步在DCLK輸入上，1個(gè)時(shí)鐘周期傳送1位數(shù)據(jù)。斷電后，因?yàn)镕PGA內(nèi)部采用的是SRAM工藝，所以不能本身不能進(jìn)行數(shù)據(jù)的保存。這樣數(shù)據(jù)就會(huì)丟失。所以FPGA上電后，每次都需要重新配置數(shù)據(jù)。JTAG接口是一個(gè)仿真調(diào)試的工業(yè)標(biāo)準(zhǔn)，又稱邊界掃描。主要用于芯片測(cè)試等功能，使用IEEE Std l ，支持JAM STAPL標(biāo)準(zhǔn)，可以使用Altera下載電纜或主控器來完成。這種方式在調(diào)試階段用的很多。一般fpga配置信息使用編程器將設(shè)計(jì)所得的pof或者SOF格式的文件燒錄進(jìn)去。在做cyclone系列的系統(tǒng)的時(shí)候，一般情況下都會(huì)用AS+JTAG兩種配置方式，這樣可以用JTAG方式調(diào)試，經(jīng)過調(diào)試之后，確定程序正確之后，再利用主動(dòng)配置模式把程序送到EPCS芯片里去。本系統(tǒng)中使用到的EPlC3T144芯片采用了AS和JTAG兩種配置方式。AS配置方式進(jìn)行配置時(shí)，如下圖所示：串行配置器件上的4個(gè)控制引腳NCS、DCLK、ASDI和DArAO分別與EPlC3T1448C的控制信號(hào)NCS、DCLK、NASDO和DATA直接連接。通過下載電纜編程的串行配置器件用AS配置方式對(duì)EPlC3T1448C器件進(jìn)行配置的連接。JTAG配置時(shí)，它的四個(gè)控制引腳J TCK、J TDO、J TMS、J TDl分別與EPlC3T144C8的TDI、TDO、TCK、TMS引腳相連接。具體連接見圖59所示：圖 59 FPGA的配置 FPGA內(nèi)部邏輯電路的設(shè)計(jì)與實(shí)現(xiàn)整個(gè)FPGA內(nèi)部邏輯電路圖的設(shè)計(jì)如圖517所示。FPGA內(nèi)部邏輯圖主要包括有：FIFO電路、峰值檢測(cè)電路、觸發(fā)電路、譯碼電路、數(shù)據(jù)傳輸電路、時(shí)基電路等。下面對(duì)各個(gè)電路的實(shí)現(xiàn)再作詳細(xì)的介紹。①FIFO工作原理及其在FPGA中的設(shè)計(jì)這里FIFO主要起緩存作用，也就是把AD采樣進(jìn)來的數(shù)據(jù)首先存儲(chǔ)到FIFO里面。這里FIFO是一個(gè)先進(jìn)先出的存儲(chǔ)器，因?yàn)樗鼪]有地址線，所以操作起來也很方便，同時(shí)利用它可同時(shí)進(jìn)行讀寫操作的事實(shí)，使得預(yù)觸發(fā)電路設(shè)計(jì)變得更加容易。主要因?yàn)槿绻悴捎脦У刂肪€的RAM的時(shí)候，你存入到存儲(chǔ)器中的數(shù)據(jù)的多少是要知道的，這樣你就需要一個(gè)地址計(jì)數(shù)器，這樣首先就會(huì)