基于fpga的usb虛擬示波器設(shè)計(jì)(編輯修改稿)
2025-07-15 16:01 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 于FPGA的USB虛擬示波器”分成四個(gè)功能模塊：信號(hào)調(diào)理和A/D采樣模塊；FPGA控制模塊；USB通信模塊；上位機(jī)顯示模塊?！盎贔PGA的USB虛擬示波器”系統(tǒng)框圖如圖1：圖1 系統(tǒng)框圖信號(hào)經(jīng)過(guò)信號(hào)調(diào)理模塊，放大或縮小到需要的電壓范圍，轉(zhuǎn)換為需要的信號(hào)模式，在A/D采樣模塊轉(zhuǎn)換為數(shù)字信號(hào)。FPGA控制模塊按照接收到的命令給出比例控制信號(hào)和時(shí)基控制信號(hào)控制模擬前端，并且作為USB通信模塊的主機(jī)，控制數(shù)據(jù)的上傳。USB通信模塊一方面下傳上位機(jī)的設(shè)置命令，一方面上傳采集到的數(shù)據(jù)信號(hào)。上位機(jī)顯示操作模塊負(fù)責(zé)提供友好的界面，顯示數(shù)據(jù)波形，修改控制參數(shù)。信號(hào)調(diào)理和A/D采樣模塊框圖如圖2：圖2 信號(hào)調(diào)理和A/D采樣模塊框圖為了擴(kuò)大輸入信號(hào)的范圍，使輸入信號(hào)滿(mǎn)足A/D轉(zhuǎn)換器和顯示的需求，信號(hào)調(diào)理模塊采用先衰減10倍后程控放大的方法。程控放大的增益采用PWM信號(hào)經(jīng)過(guò)低通濾波產(chǎn)生的有效電壓控制。A/D轉(zhuǎn)換速率由時(shí)基信號(hào)控制[4]。阻抗匹配和程控放大電路的電路圖如圖3圖3 阻抗匹配和程控放大電路本模塊采用兩級(jí)程控放大器AD603，實(shí)現(xiàn)了增益在指定范圍類(lèi)可調(diào)。此外，實(shí)現(xiàn)上由于AD603的輸入電阻的典型值只有100Ω，所以特別加了一級(jí)電壓跟隨器作為阻抗匹配電路。在增益控制端口上加上范圍在0V ~ 2V的電壓，就可以控制增益。此電壓值由FPGA產(chǎn)生的PWM信號(hào)經(jīng)過(guò)低通濾波器產(chǎn)生，具體的占空比由實(shí)驗(yàn)調(diào)試而來(lái)。 A/D轉(zhuǎn)換器本模塊A/D的采用TI公司的ADS830。其最高采樣率為60MHz，完全可以滿(mǎn)足本次設(shè)計(jì)10MHz采樣率的要求，并且為以后采樣速率要求的擴(kuò)展留下了空間。ADS830的時(shí)序圖如圖4：圖4 ADS830時(shí)序圖FPGA控制模塊結(jié)構(gòu)框圖如圖5：圖5 FPGA控制模塊結(jié)構(gòu)框圖此模塊總體上分為4個(gè)部分：時(shí)基控制器，根據(jù)USB通信模塊傳來(lái)的命令產(chǎn)生特定頻率的時(shí)鐘信號(hào)，此信號(hào)一方面控制外部的A/D轉(zhuǎn)換器，調(diào)節(jié)采樣率，另一方面提供給地址發(fā)生器，控制AD數(shù)據(jù)的存儲(chǔ)；比例控制器，根據(jù)USB通信模塊傳來(lái)的命令產(chǎn)生特定占空比的PWM信號(hào)，調(diào)節(jié)信號(hào)調(diào)理模塊程控放大器的增益；存儲(chǔ)器，由一個(gè)雙口RAM構(gòu)成，一方面存入AD數(shù)據(jù)，另一方面為USB通信模塊提供上傳的數(shù)據(jù)；USB寫(xiě)控制器，判斷RAM和USB的FIFO中數(shù)據(jù)的空或滿(mǎn)的情況，根據(jù)一定的時(shí)序?qū)AM中的數(shù)據(jù)寫(xiě)入U(xiǎn)SB的FIFO中，實(shí)現(xiàn)數(shù)據(jù)的上傳。時(shí)基控制器的電路圖如圖6：圖6時(shí)基控制器的電路圖此模塊由一個(gè)分頻器和一個(gè)多路選擇器組成。FPGA的外部時(shí)鐘為50MHz，按照需求將50MHz分頻為16個(gè)不同的頻率，每個(gè)頻率對(duì)應(yīng)一個(gè)特定的采樣率。根據(jù)USB通信模塊傳來(lái)的命令，由多路選擇器選擇使用哪一個(gè)采樣率，從而實(shí)現(xiàn)采樣時(shí)基的選擇(水平靈敏度的調(diào)節(jié))[5]。其中奇數(shù)分頻器的實(shí)現(xiàn)代碼如下：module FiveFP (i_clk, o_clk)。input i_clk。output o_clk。wire i_clk。wire o_clk。parameter N = 5。 // 設(shè)置奇數(shù)(除1外)倍分頻parameter M = (N1)/2。 // M=N/2 reg [2:0] t_p。 // 上升沿計(jì)數(shù)單位reg [2:0] t_n。 // 下降沿計(jì)數(shù)單位reg clk_p。 // 上升沿時(shí)鐘reg clk_n。 // 下降沿時(shí)鐘assign o_clk = clk_n amp。 clk_p。 // 按位與(作用:掩碼)// 上升沿計(jì)數(shù)器: 0~(N1)always @ (posedge i_clk)begin if (t_p == 4) t_p = 0。 else t_p = t_p + 139。b1。end// 生成上升沿時(shí)鐘// 0~(N1) ↑ 1。 ((N/2)+1)~(N1) ↑ 0always @ (posedge i_clk)begin if (t_p = 2) // 0 ~ (N/2) clk_p = 1。 else clk_p = 0。end// 下降沿計(jì)數(shù)器: 0~(N1)always @ (negedge i_clk)begin if (t_n == 4) t_n = 0。 else t_n = t_n + 139。b1。end// 生成下降沿時(shí)鐘// 0~(N1) ↓ 1。 ((N/2)+1)~(N1) ↓ 0always @ (negedge i_clk)begin if (t_n = 2) // 0 ~ (N/2) clk_n = 1。 else clk_n = 0。endendmodule此模塊也是由一個(gè)分頻器和一個(gè)多路選擇器組成，所不同的是產(chǎn)生一個(gè)周期固定，占空比不同PWM信號(hào)。此信號(hào)經(jīng)過(guò)低通濾波器得到不同有效值的電壓，來(lái)控制程模擬前端控放大器的增益，實(shí)現(xiàn)上位機(jī)的垂直靈敏度的調(diào)節(jié)。 USB控制器此模塊控制USB通信模塊的數(shù)據(jù)上傳的操作。USB通信模塊采用Cypress公司的CY7C68013A。CY7C68013A有三種可用的接口模式：端口、GPIF主控和從屬FIFO，本次采用的是從屬FIFO模式。在這里只應(yīng)用FIFO的異步寫(xiě)操作，此模式下外部主機(jī)和USB通信模塊的引腳連接如圖7：圖7 FIFO模式引腳連接圖此處的外部主機(jī)為FPGA，數(shù)據(jù)線選用FD[15:0]的低8位FD[7:0]，USB控制器中的主要部分就是對(duì)USB通信模塊的異步寫(xiě)操作。異步寫(xiě)操作的時(shí)序圖如圖8圖8 FIFO模式異步寫(xiě)操作
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