【文章內(nèi)容簡介】 來說，可以根據(jù)不同情況來決定是否要選擇操作系統(tǒng)。操作系統(tǒng)的使用可以在一定程度上縮短開發(fā)周期，但是操作系統(tǒng)對于實時性很高的場合來說就不一定合適。而 沒有操作系統(tǒng)的開發(fā)方式相對來說可能比較復(fù)雜一些，需要用戶對 DSP的硬件架構(gòu)，對 DSP的外圍電路的驅(qū)動等非常熟悉。開發(fā)過程的時候，所有程序都是從硬件調(diào)試到初始化程序和應(yīng)用程序都在 CCS中進(jìn)行開發(fā)。需要操作系統(tǒng)的開發(fā)方式相對來說簡單一些，但是如果加入了操作系統(tǒng)之后，由于操作系統(tǒng)可以屏蔽到硬件的相關(guān)細(xì)節(jié)，用戶即使不了解硬件的相關(guān)細(xì)節(jié)也可以進(jìn)行開發(fā)，使得用戶可以把精力專門集中在應(yīng)用程序的開發(fā)上來。同時可以縮短開發(fā)周期。 DSP開發(fā)工具主要包括有： C語言編譯器 (C Compiler)、匯編語言工具、匯編器 (Assembler)、連接器 (Linker)、歸檔器 (Archive)、交叉引用歹愫 (Cross Reference Lister)。如果是 C語言程序，首先是 C語言編譯器將程序編譯成匯編語言源程序，然后送到匯編器里面進(jìn)行匯編，匯編后產(chǎn)生 COEF格式的目標(biāo)代碼，再用連接器進(jìn)行連接，生成 DSP上可以執(zhí)行的 COEF格式的目標(biāo)代碼。然后就可以利用調(diào)試器對代碼進(jìn)行調(diào)試。調(diào)試正確之后就可以把代碼寫入到 Flash里面了。 開發(fā)流程圖 31所示： 圖 31 DSP的開發(fā)流程 FPGA 的開發(fā)過程與應(yīng)用 隨著現(xiàn)場可編程邏輯器件越來越高的集成度，加上不斷出現(xiàn)的 I/O標(biāo)準(zhǔn)、嵌入功能、高級時鐘管理的支持，使得現(xiàn)場可編程邏輯器越來越廣泛。 FPGA 發(fā)展歷程及現(xiàn)狀 從 Xilinx公司推出了世界上第一片 FPGA(現(xiàn)場可編程邏輯芯片 )， FPGA已經(jīng) 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 7 歷幾十年的發(fā)展。從最初的一千多可利用門，發(fā)展到 90年代的幾十萬個可利用門，到 十一世紀(jì)又陸續(xù)推出了幾千萬門的 單片 FPGA芯片。 FPGA使用靈活，適用性強(qiáng)，特別適用于復(fù)雜邏輯的設(shè)計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使 FPGA越來越多地取代了 ASIC的市場。 FPGA 開發(fā)流程 FPGA開發(fā)流程可以分為如下幾步： ① 設(shè)計輸入，設(shè)計輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是 VHDL、 Verilog的源程序。它是利用這些輸入去描述一個電路的功能。 ② 功能仿真，功能仿真就是利用相關(guān)仿真工具對相關(guān)電路進(jìn)行功能級別仿真，也就是說對你的輸入設(shè)計的 邏輯功能進(jìn)行相關(guān)的模擬測試。在功能上面來了解電路是否能夠達(dá)到預(yù)期要求。這里的功能仿真純粹是模擬性質(zhì)的，不會設(shè)計的任何具體器件的硬件特性。 ③ 綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。 ④ 布局布線，就是將綜合后的網(wǎng)表文件針對某一個具體的目標(biāo)器件進(jìn)行邏輯映射。此時應(yīng)該使用 FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進(jìn)行芯片內(nèi)部功能單元的實際連接與映射。 ⑤ 時序驗證，就是要使得時序仿真過程中，建立與保持時間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。使仿真既包含門延時，又 包含線延時信息。能較好地反映芯片的實際工作情況。 ⑥ 生成 SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。而 FPGA設(shè)計流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。而驗證的話就需要用戶花費大量的時間去完 成。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 8 第 4 章 整體設(shè)計方案 在數(shù)字存儲示波器的設(shè)計中主要分為兩大部分：硬件設(shè)計和軟件設(shè)計。本章主要介紹示波器系統(tǒng)整體的設(shè)計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。并對所選的方案做了 詳細(xì)介紹，根據(jù)此方案確定了元器件的選擇。 系統(tǒng)整體設(shè)計流程圖 開始設(shè)計一個系統(tǒng)的時候，第一步是撰寫整個系統(tǒng)的方案。對整個系統(tǒng)如何實現(xiàn)應(yīng)該有個詳細(xì)的了解。方案確定之后，就要設(shè)計這個系統(tǒng)的具體性能指標(biāo)。再然后根據(jù)這個系統(tǒng)的性能指標(biāo)選擇相關(guān)的元器件。這之后，就可以進(jìn)行軟硬件設(shè)計了。一般硬件和軟件開發(fā)可以同時進(jìn)行。這樣在完成系統(tǒng)的軟件和硬件之后。分別對軟件和硬件進(jìn)行調(diào)試。分別調(diào)試完成之后，就進(jìn)行系統(tǒng)的集成。之后再進(jìn)行整個系統(tǒng)的測試工作。 圖 41給出了系統(tǒng)的整體設(shè)計流程。 圖 41 系統(tǒng)的整體設(shè)計流程 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 9 整個系統(tǒng)的性能指標(biāo) 考慮到同類國產(chǎn)的示波器的性能指標(biāo)，以及在具體電路中整個系統(tǒng)的實現(xiàn)難9易程度。故將設(shè)計目標(biāo)定位于帶寬在 100M左右的數(shù)字存儲示波器。并從成本等方面考慮，整個示波器系統(tǒng)只做了一個通道。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。同時由于時間等原因，本文只完成了整個系統(tǒng)的硬件設(shè)計和 部分驅(qū)動程序的編寫。并且對硬件電路進(jìn)行了調(diào)試。調(diào)試的電路結(jié)果基本上達(dá)到了當(dāng)初所想要達(dá)到的指標(biāo)。但整個系統(tǒng)集成起來的調(diào)試工作還沒有進(jìn)行。 便攜式數(shù)字存儲示波器期望達(dá)到的具體設(shè)計參數(shù)如下： ①帶寬： 100MHZ(重復(fù)帶寬 ) ②通道：單通道 ③采樣率： 100MSPS(實時采樣 )； ④垂直分辨率： 8位 ⑤垂直靈敏度： 10mv5v/div ⑥水平靈敏度： ⑦輸入阻抗： 1MΩ ⑧工作模式：自動，單次，常規(guī) ⑨存儲深度： 4KB ⑩顯示： LCD(黑白；整個屏幕 192x64點陣；對比度可調(diào) ) 系統(tǒng)的實現(xiàn)方案 數(shù)字存儲示波器的設(shè)計方法一般是：信號通過調(diào)理電路之后，送到 AD轉(zhuǎn)換器將被測信號數(shù)字化，并將數(shù)據(jù)存入到存儲器中，在信號出現(xiàn)觸發(fā)脈沖之后，就可以開始顯示數(shù)據(jù)。然后處理器從存儲器中讀出數(shù)據(jù)，直接以數(shù)字信號 (顯示器為液晶的時候 )的形式，送到相應(yīng)的顯示器中進(jìn)行顯示波形。 方案 ：采用 DSP+FPGA+單片機(jī)來實現(xiàn)整個系統(tǒng)。本設(shè)計就采用這個架構(gòu)。這個結(jié)構(gòu)既繼承了采用 DSP和 FPGA的優(yōu)點，同時也克服了因為 LCD和鍵盤處理電路的速度慢而導(dǎo)致浪費 DSP的時間資源的這個缺點。在本方案中，把 LCD和鍵盤處理電路全 部交給單片機(jī)進(jìn)行管理。在這里 DSP把數(shù)據(jù)通過多緩沖串口發(fā)送給單片機(jī)，然后由單片機(jī)把從 DSP中接收到的數(shù)據(jù)送到 LCD中去顯示。同時單片機(jī)也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給 DSP芯片，進(jìn)而去控制相關(guān)的電路。 系統(tǒng)的整體設(shè)計框圖如圖 42所示。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 10 圖 42 系統(tǒng)的整體設(shè)計框圖 實現(xiàn)方案的介紹 從圖 ，整個硬件平臺和其他的數(shù)字存儲示波器一樣也是采用模塊化設(shè)計的方式，整個系統(tǒng)基本上是由三大部分模塊組成：它們分別為數(shù)據(jù)采集部分、數(shù)據(jù)處理部分和數(shù)據(jù)顯示部分。數(shù)據(jù)采集部分完全由 FPGA來進(jìn)行控制，DSP只負(fù)責(zé)數(shù)據(jù)的后期處理，系統(tǒng)其他功能由單片機(jī)來實現(xiàn)。 FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和 DSP處理器進(jìn)行通信，這在整個系統(tǒng)中具有重要的地位。同時又由于 FPGA的可編程性，使得前端采集電路的設(shè)計非常靈活，調(diào)試起來也非常方便。 DSP主要負(fù)責(zé)把采集的數(shù)據(jù)進(jìn)行處理。比如像濾波 、傅立葉變換等，同時負(fù)責(zé)波形重建，波形重建這里主要會采用內(nèi)插算法來重建波形。而后端的單片機(jī)主要負(fù)責(zé)系統(tǒng)的人機(jī)接口和數(shù)據(jù)顯示。整個系統(tǒng)的工作流程是這樣的：由上圖也可以看出，要測量的波形經(jīng)過衰減或者放大電路之后分為二路：一路送整形電路整形之后產(chǎn)生矩形波信號，然后利用 FPGA的測頻電路測量波形的頻率；另外一路送 A/D轉(zhuǎn)換器進(jìn)行 AD轉(zhuǎn)換。 AD的采樣率使它恒定為 1OOM/S。轉(zhuǎn)換后的數(shù)字信號要先送到FIFO存儲器中暫存， FIFO的存儲是靠 FIFO的寫時鐘來實現(xiàn)，而 FIFO的寫時鐘是由 FPGA中的分頻電路產(chǎn)生的。這樣示 波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時鐘。 FIFO就利用 FPGA中的 RAM資源。比如這里選用的 FPGA里面就有 5K的 RAM資源供用戶選擇。這樣數(shù)據(jù)采集進(jìn)來就可以直接存儲在 FPGA中，這樣做就不需要專門的 FIFO芯片，同時直接在 FPGA中定制 FIFO存儲器，可以提高整個系統(tǒng)的性能，使得整個系統(tǒng)的速度更快。隨著寫時鐘的到來， FFIO存滿之后， DSP處理器就從 FIFO中讀取數(shù)據(jù)來進(jìn)行處理，處理之后就由 DSP送到單片機(jī)中進(jìn)行顯示。圖中 FLASH模塊的是程序存儲器，即整個系統(tǒng)的軟件都固化在 FLASH中。 RAM模塊是數(shù)據(jù)存儲器，整個系統(tǒng)運行的時候，首先 DSP利用已經(jīng)固化在 ROM中的 BOOT程序把 FLASH中的程序搬到 RAM中運行。這里鍵盤和 LCD模塊是用來進(jìn)行輸入控制和輸出顯示。在調(diào)試的時候同時我們也設(shè)計了兩 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 11 個 JATG接口，分別用來對 FPGA和 DSP進(jìn)行調(diào)試。 元器件的選擇 的選擇也是非常重要的一環(huán)，如果選擇的不好，就會嚴(yán)重影響進(jìn)度。在這里你選擇的元件的時候要根據(jù)自 器件的選擇的總的指導(dǎo)原則是性價比高、市場上容易買到。其實系統(tǒng)元器件 己定制的系統(tǒng)性能指標(biāo)選擇能夠滿足要求的元件。本系統(tǒng)所選擇的元件如表 43所示。 表 43 所選元件及功能介紹 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 12 第 5 章 整個系統(tǒng)硬件 設(shè)計 整個系統(tǒng)的關(guān)鍵電路其實還是在前端通道、模數(shù)轉(zhuǎn)換這兩塊前端電路的設(shè)計，這主要是因為對于一個電路來說，如果信號頻率達(dá)到 100M的話，要考慮的因素就會很多，比如如何 去減小電路中數(shù)字電路對模擬電路的信號的影響，因為模擬電路它是非常敏感的，一點點干擾就可能會使得被測的信號出現(xiàn)失真，同時對于高頻電路來說，阻抗匹配等因素也是會影響到整個電路的性能。這樣對于前端調(diào)理電路來說，就會碰到動態(tài)范圍、寬頻的挑戰(zhàn)。 圖 51為 硬件平臺的總體框圖，從圖 51可以看出，整個硬件平臺主要包括有四個部分模塊，分別為：前端數(shù)據(jù)采集部分硬件電路設(shè)計； FPGA內(nèi)部控制邏輯和外圍電路；數(shù)據(jù)處理部分的硬件設(shè)計；平臺調(diào)試接口；電源、晶振及復(fù)位電路模塊。 然后按照被測信號的走向依次對圖中的每個部分中的每一個硬 件模塊進(jìn)行介紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。 圖 51 硬件平臺的總體框圖 前端數(shù)據(jù)采集部分硬件電路設(shè)計 這部分的電路主要有信號衰減、放大電路、信號整形電路、 AD轉(zhuǎn)換電路以及這些電路與 FPGA的接口電路。下面分別來進(jìn)行介紹。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 13 信號的衰減電路 被測信號從前端輸入進(jìn)來，為了滿足 AD轉(zhuǎn)換的電氣性能首先必須把信號調(diào)節(jié)到一個合適的范圍之內(nèi)。通常情況下，如果輸入進(jìn)來的被測信號的電壓范圍超過 AD轉(zhuǎn)換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。由于在衰減過程中，頻率范圍很寬的時候很容易出現(xiàn)畸變，所以通常做衰減網(wǎng)絡(luò)的時候采用的是無源電阻、電容網(wǎng)絡(luò)。這種無源阻容網(wǎng)絡(luò)由于信號的頻率特性，比如說在低頻的時候就直接表現(xiàn)為電阻分壓比，在高頻的時候就為電抗的分壓得到信號的衰減。其實這種衰減本質(zhì)上是為一個平衡電橋。比如在我們的 示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達(dá)到一種最佳狀態(tài)。這樣衰減就可以變得和頻率沒有關(guān)系。使得信號衰減可以在一個大的頻帶范圍內(nèi)實現(xiàn)信號衰減。圖 52是一個典型的信號衰減電路。 圖 52 信號衰減電路 本系統(tǒng)所設(shè)計的電壓衰減網(wǎng)絡(luò)主要是由電阻和電容所組成。多路選擇開關(guān)控制被測信號衰減的倍數(shù)，最大可以實現(xiàn) 100倍的衰減。信號輸入最大為 50V，經(jīng)過 100倍衰減以后將變成 ，剛好在 AD轉(zhuǎn)換的電壓范圍之內(nèi)。衰減的具體控制是由處理器來進(jìn)行控 制?？紤]到信號輸入的頻帶寬度。本系統(tǒng)選擇的模擬多路開關(guān)為 MAX4547來實現(xiàn)。它工作的信號頻帶寬，可以控制直流到 300MHz的信號。其結(jié)構(gòu)如圖 53所示： 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 14 圖 53 MAX4547內(nèi)部結(jié)構(gòu) 表 MAX4547邏輯狀態(tài) 在電路中實現(xiàn)的衰減選擇有 X0 X001兩 種。另外在衰減電路和放大電路中間 還有一個模擬開關(guān) ，用來進(jìn)行交直流選擇。 圖 54是衰減 1/10時的 PSPICE仿真結(jié)果，由仿真結(jié)果可以看出電容、電阻所組成的衰減網(wǎng)絡(luò)可以正常實現(xiàn)信號的衰減。 圖 54 衰減仿真 信號放大電路 如果輸入到 P1端的被測量信號很微弱的話。該信號就需要輸入到放大器中進(jìn)行