【文章內(nèi)容簡介】 ]： 1． 電源電壓： 4V~30V 2. 測溫范圍： 55℃ ~+150℃ 3． 溫度系數(shù)： 1uA/℃ 4． 輸出電阻 ： 710MΩ 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 11 第 4 章 A/D 轉(zhuǎn)換器 A/D 轉(zhuǎn)換器的選擇 隨著超大規(guī)模集成電路技術(shù)的飛速發(fā)展和計(jì)算技術(shù)在工業(yè)領(lǐng)域的廣泛應(yīng)用， A/D 轉(zhuǎn)換器的新設(shè)計(jì)思想和制造技術(shù)層出不窮。為了滿足各種不同的檢測和控制任務(wù)的需要，大量結(jié)構(gòu)不同、性能各異的 A/D 轉(zhuǎn)換電路應(yīng)運(yùn)而生。有傳統(tǒng)的并行型、 逐次逼近型、積分型，也有近年來新發(fā)展起來的∑ 一△ 型和流水型等，各種類型的 ADC 各有其優(yōu)缺點(diǎn)，可滿足不同的要求[8]。 A/D 轉(zhuǎn)換 器的分類及其特點(diǎn) 目前，模數(shù)轉(zhuǎn)換集成電路主要由以下幾種類型： 1. 并行比較 ADC 并行比較 ADC 是現(xiàn)今速度最快的模 /數(shù)轉(zhuǎn)換器，通常稱為“閃爍式 ADC。它由 電阻分壓器、比較器、緩沖器及編碼器 四部分組成。這種結(jié)構(gòu) ADC 的所有位同時(shí)轉(zhuǎn)換，其轉(zhuǎn)換時(shí)間主要取決于比較器的開關(guān)速 度、編碼器的傳輸時(shí)間延遲等。增加輸出位數(shù)對轉(zhuǎn)換時(shí)間的影響較小，但隨著分辨率的提高，需要高密度的模擬設(shè)計(jì)，以實(shí)現(xiàn)轉(zhuǎn)換所需的大量精密分壓電阻和比較器電路。例如， N 位 ADC 需要 2n 個(gè)精密電阻和 2(n1)個(gè)并聯(lián)比較器。這類ADC 的優(yōu)點(diǎn)是 :模數(shù)轉(zhuǎn)換速 度高 。 2. 逐次逼近型 逐次逼近型 ADC 是應(yīng)用非常廣泛的模 /數(shù)轉(zhuǎn)換方法，它由比較器、 DIA轉(zhuǎn)換器、比較寄存器、時(shí)鐘發(fā)生器以及控制邏輯電路組成 。 它將采樣輸入信號與已知電壓不斷進(jìn)行比較，然后轉(zhuǎn)換成二進(jìn)制數(shù)。主要通過二分探索法求得一數(shù)字碼，使其對應(yīng)的電壓最接近于輸入電壓。這一類型 ADC 的優(yōu)點(diǎn) :轉(zhuǎn)換速率比較高，采樣速率可達(dá) 1MSPS； 與其它 ADC 相比，功耗相當(dāng)?shù)?； 轉(zhuǎn)換精度也比較高。在高精度、快速 A/D 變換中應(yīng)用最為廣泛。 3. 積分型 ADC 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 12 前面所講到的并行比較 ADC和逐次逼近型 ADC均屬于直接轉(zhuǎn)換 ADC,而積分 型和后面所講的壓頻變換型 ADC 則屬于間接 ADC。積分型 ADC 又稱 為雙斜式 ADC。它的基本原理是通過兩次積分將輸入的模擬電壓轉(zhuǎn)換成與其平均值成正比的時(shí)間間隔。與此同時(shí)，在此時(shí)間間隔內(nèi)利用計(jì)數(shù)器對時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，根據(jù)時(shí)間間隔的值計(jì)算出模擬電壓的值，從而實(shí)現(xiàn) A/D 轉(zhuǎn)換。積分型 ADC 的轉(zhuǎn)換精度只取決于參考電壓，因此容易提高它的精度。這類 ADC 主要應(yīng)用于低速、精密測量等領(lǐng)域。其優(yōu)點(diǎn)是 :分辨率高、功耗低、成本低。 4. 壓頻變換型 ADC 壓頻變換型 ADC 是先將輸入模擬信號的電壓轉(zhuǎn)換成頻率與其成正比的脈沖信號，然后在固 定的時(shí)間間隔內(nèi)對此脈沖信號進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果正比于輸入模擬電壓信號的數(shù)字量。從理論上講，這種 ADC 的分辨率可以無限增加，只要采樣時(shí)間足夠長，即滿足輸出頻率分辨率要求的累積脈沖個(gè)數(shù)的寬度。其優(yōu)點(diǎn)是 :精度高、價(jià)格低、功耗低。 5. ∑ △ 型 ADC 與一般的 ADC 不同， ∑ △型 ADC 不是直接根據(jù)抽樣數(shù)據(jù)的每一個(gè)樣值的大小進(jìn)行量化編碼，而是根據(jù)前一量值與后一量值的差值即所謂的增量的大小來進(jìn)行量化編碼。 ∑ △型 ADC 由兩部分組成，第一部分為模擬∑ △調(diào)制器，第二部分為數(shù)字抽取濾波器。由于 ∑ △具有極高的抽樣速率，通常比奈奎斯特抽樣頻率高出許多倍，因此 ∑ △轉(zhuǎn)換器又稱為過抽樣轉(zhuǎn)換器 A/D。這一技術(shù)的優(yōu)點(diǎn) :分辨率可高達(dá) 24 位，比積分型及壓頻變換型 ADC 的轉(zhuǎn)換速率高，可實(shí)現(xiàn)低價(jià)格、高分辨率的數(shù)據(jù)采集。 6. 流水線型 ADC 流水線型 ADC (pipeline)又稱為子區(qū)式 ADC，它由若干級級聯(lián)電路組成，每一級包括一個(gè)采樣 /保持放大器、一個(gè)低分辨率的 ADC 和 DAC 以及一個(gè)求和電路，其中求和電路還包括可提供增益的級間放大器。快速精確的n 位轉(zhuǎn)換器分成兩段以上的子區(qū) (流水線 )來完成。流水線 ADC 不但簡化了電路設(shè)計(jì)，還具有 如下優(yōu)點(diǎn) :每一級的冗余位優(yōu)化了重疊誤差的糾正，具有良好的線性和低失調(diào)性 ； 每一級具有獨(dú)立的采樣 /保持放大器，前一級電路的采樣 /保持可以釋放出來用于處理下一次采樣，因此允許流水線各級同時(shí)洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 13 對多個(gè)采樣進(jìn)行處理，從而提高了信號的處理速度，多級轉(zhuǎn)換提高了 ADC的分辨率。由此可見這種類型的 ADC 不僅轉(zhuǎn)換速度較高，而且分辨率也比較高 [8]。 模數(shù)轉(zhuǎn)換器的主要參數(shù) 無論我們選擇那種 A/D 轉(zhuǎn)換器，都必須考慮以下幾個(gè)主要性能指標(biāo) : 1. 分辨率 2. 量程 3. 絕對誤差 4. 量化誤差 5. 偏移誤差 6. 轉(zhuǎn)換 速率 ADC0809 芯片 A/D 轉(zhuǎn)換器是數(shù)據(jù)采集電路的核心部件，正確選擇 A/D 轉(zhuǎn)換器是提高數(shù)據(jù)采集電路性價(jià)比的關(guān)鍵。由于本系統(tǒng)傳感器測溫電路輸出端得電壓變化范圍在 ～ 2V 之間，因此選用 8 路 8 位逐次逼近型 A/D 轉(zhuǎn)換器ADC0809。它可對 8 路 0～ 5V 的輸入模擬電壓進(jìn)行分時(shí)轉(zhuǎn)換。 其主要特性如下 [8]： 1. 分辨率為 8 位 2. 最大不可調(diào)誤差 3. 可鎖存三態(tài)輸出，能與 8 位微處理器接口 4. 輸出與 TTL 兼容 5. 轉(zhuǎn)換時(shí)間約為 100us 6. 不必進(jìn)行零點(diǎn)和滿度調(diào)整 7. 單電源供電，供電電 壓為 +5V ADC0809 結(jié)構(gòu)圖 如下 ADC0809 引腳圖 41 所示。 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 14 圖 41ADC0809 引腳 ADC0809 的內(nèi)部邏輯結(jié)構(gòu)圖如下圖 42 所示 。 圖 42ADC0809 內(nèi)部邏輯結(jié)構(gòu) 圖中多路開關(guān)可選通 8 個(gè)模擬通道，允許 8 路模擬量分時(shí)輸入，共用一個(gè) A/D 轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，這是一種經(jīng)濟(jì)的多路數(shù)據(jù)采集方法。地址鎖存與譯碼電路完成對 A、 B、 C 3 個(gè)地址位進(jìn)行鎖存和譯碼，其譯碼輸出用于通道選擇，其轉(zhuǎn)換結(jié)果通過三態(tài)輸出鎖存器存放、輸出，因此可以直接與系統(tǒng)數(shù)據(jù)總線相連，表 41 為通道選擇表 [9]。 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 15 表 41 通道選擇表 C B A 被選擇的通道 0 0 0 IN0 0 0 1 IN1 0 1 0 IN2 0 1 1 IN3 1 0 0 IN4 1 0 1 IN5 1 1 0 IN6 1 1 1 IN7 ADC0809 的 管腳描述 ADC0809 芯片為 28 引腳雙列直插式封裝，其主要信號引腳的功能說明如下： 1. IN7～ IN0—— 模擬量輸入通道 2. ALE—— 地址鎖存允許信號。對應(yīng) ALE 上升沿， A、 B、 C 地址狀態(tài)送入地址鎖存器中 3. START—— 轉(zhuǎn)換啟動(dòng)信號。 START 上升沿時(shí)，復(fù)位 ADC0809；START 下降沿時(shí)啟動(dòng)芯片，開 始進(jìn)行 A/D 轉(zhuǎn)換；在 A/D 轉(zhuǎn)換期間，START 應(yīng)保持低電平 4. A、 B、 C—— 地址線。通道端口選擇線， A 為低地址， C 為高地址，引腳圖中為 ADDA,ADDB,ADDC。其地址狀態(tài)與通道對應(yīng)關(guān)系見表 41 5. CLK—— 時(shí)鐘信號。 ADC0809 的內(nèi)部沒有時(shí)鐘電路，所需時(shí)鐘信號由外界提供，因此有時(shí)鐘信號引腳。通常使用頻率為 500KHz 的時(shí)鐘信號 6. EOC—— 轉(zhuǎn)換結(jié)束信號。 EOC=0，正在進(jìn)行轉(zhuǎn)換； EOC=1,轉(zhuǎn)換結(jié) 束。使用中該狀態(tài)信號即可作為查詢的狀態(tài)標(biāo)志，又可作為中斷請求信號使用 7. D7～ D0—— 數(shù)據(jù)輸出線。為三態(tài) 緩沖輸出形式，可以和單片機(jī)的洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 16 數(shù)據(jù)線直接相連。 D0 為最低位， D7 為最高 8. OE—— 輸出允許信號。用于控制三態(tài)輸出鎖存器向單片機(jī)輸出轉(zhuǎn)換得到的數(shù)據(jù)。 OE=0，輸出數(shù)據(jù)線呈高阻； OE=1，輸出轉(zhuǎn)換得到 的數(shù)據(jù) 9. Vcc—— +5V 電源 10. Vref—— 參考電源參考電壓用來與輸入的模擬信號進(jìn)行比較，作為逐次逼近的基準(zhǔn)。其典型值為 +5V(Vref(+)=+5V, Vref()=5V) ADC0809 模塊設(shè)計(jì)及 仿真 下圖 43 是由 VerilogHDL 所生成的 ADC0809 模塊管腳圖 。 d[ 7. .0]clkeocalestartoeclk nq[ 7. .0]adc 0809ins t 圖 43ADC0809 模塊設(shè)計(jì) 在 Quartus II 軟件上用 VerilogHDL 語言編寫 ADC0809，然后仿真，仿真結(jié)果如下圖 44 所示。 圖 44ADC0809 波形仿真 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 17 由仿真波形結(jié)果說明 ADC0809 模塊得到正確驗(yàn)證。 FIFO 模塊設(shè)計(jì)及仿真 下圖 45 是由 VerilogHDL 所生成的 FIFO 模塊管腳圖。 圖 45FIFO 模塊管腳 下圖 46 為 Quartus II 仿真的結(jié)果圖，結(jié)果與所要求的一致。 圖 46FIFO 波形仿真 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 18 第 5 章 FPGA 可編程邏輯器件 FPGA 器件信 息 本設(shè)計(jì)由于需要用到大量的控制信號，而且又是以計(jì)算機(jī)為平臺(tái)，所以系統(tǒng)中有大量的數(shù)字邏輯電路。如果采用傳統(tǒng)的數(shù)字邏輯芯片來設(shè)計(jì)電路的話，既增加了電路板的面積，而且也增加了電路的不可靠性，另外調(diào)試也不方便。為了解決這些問題，可以借助于近年來迅速發(fā)展的大規(guī)模可編程專用集成電路 現(xiàn)場可編程門陣列 (FPGA)。用一片 FPGA 就可以代替許多分立器件，從而大大簡化了電路板的復(fù)雜程度。下面介紹一下它的結(jié)構(gòu)、特點(diǎn)以及設(shè)計(jì)方法 [ 10]。 FPGA 簡介 在可編程邏輯器件芯片內(nèi)部，按一定的排列方式集成了大 量的門和觸發(fā)器等基本邏輯元件。使用者可利用特定的計(jì)算機(jī)開發(fā)工具（軟件包和硬件電路、編程電纜）對其進(jìn)行加工，即按設(shè)計(jì)要求將這些芯片內(nèi)部的元件連接起來（此過程稱為編程或設(shè)置），使之實(shí)現(xiàn)完成某個(gè)數(shù)字邏輯電路或系統(tǒng)的功能，成為一個(gè)可在實(shí)際電子系統(tǒng)中使用的專用集成電路 （ ASIC） 隨著集成電路工藝的日臻完善，集成度急劇攀升，功能日益強(qiáng)大。可編程邏輯器件廣闊的應(yīng)用前景備受業(yè)內(nèi)人士的矚目。由于其內(nèi)部結(jié)構(gòu)的不同，目前應(yīng)用較廣泛的有 CPLD 和 FPGA。 目前，很多學(xué)校和公司都開發(fā)了可編程邏輯器件實(shí)驗(yàn)板，這些實(shí)驗(yàn)板上采用了如下幾 個(gè)公司的產(chǎn)品： 1. Xilinx 公司 主要產(chǎn)品為 FPGA 和 CPLD，目前各學(xué)校和公司制做實(shí)驗(yàn)板的常用芯片為 FPGA 4000 系列， Spartan XCS05 和 XC95108 系列CPLD。 2. Lattice 公司 該公司已經(jīng)和 AMD 公司合并，該公司生產(chǎn) GAL 和CPLD 產(chǎn)品，目前各學(xué)校和各公司制作實(shí)驗(yàn)板的常用芯片為 ISP1016 和可編程開關(guān) GDS14。 洛陽理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 19 3. AMD 公司 該公司生產(chǎn) MACH 系列產(chǎn)品，常用芯片為 MACH4128和 MACH211SP15JC。 4. Altera 公司 該公司生 產(chǎn) FPGA 和 EPLD，常用芯片為 EPLD7000系列產(chǎn)品 7128 和 FPGA10K 系列產(chǎn)品 10K10 5. Lattice 公司 介紹 Lattice 是 ISP（在線可編程）技術(shù)的發(fā)明者， ISP技術(shù)極大的促進(jìn)了 PLD 產(chǎn)品的發(fā)展， 80 年代和 90 年代初是其黃金時(shí)期，但很快被 Xilinx， Altera 超過。與 ALTERA 和 XILINX 相比，其開發(fā)工具比略遜一籌。中小規(guī)模 PLD 比較有特色，種類齊全。 99 年收購 Vantis（原AMD 子公司） ,2021 年收購 Lucent 微電子的 FPGA 部門，是世界第三大可編程邏輯器件供應(yīng)商。 目前 Lattice 公司在上海設(shè)有研發(fā)部門 [11 12]。 FPGA 的選擇 在 FPGA 內(nèi)部一般都內(nèi)嵌可配置的高速 RAM、 PLL、 LVDS、 LVTTL以及硬件乘法累加器等 DSP 模塊，用 FPGA 模塊可以很好的解決并行和順序性的矛盾。 本系統(tǒng)采用 EP1C6Q240C8。這是一種有 240 個(gè)引腳 [13]。 FPGA 基本內(nèi)部構(gòu)造及功能分析 FPGA 是可編程邏輯器件，屬于特殊 ASIC 芯片的一類，是在 PAL、 GAL 等可編程邏輯器件基礎(chǔ)上發(fā)展起來的。同以往的 PAL、 GAL 等相比較 :FPGA 的規(guī)模比較 大，適合于時(shí)序、組合邏輯等電路應(yīng)用場合，可以替代幾十塊甚至上百塊通用分立 IC 芯片，盡管 FPGA 以及其它類型的 PLD器件的結(jié)構(gòu)各有其特點(diǎn)和用處，但是概括起來它都是由兩 大部分組成的 : 1. 一個(gè)二維的邏輯塊陣列 2． 輸入 /輸出塊 連接邏輯塊的互聯(lián)資源，連線資源由各種長度