【文章內(nèi)容簡介】 15 4 系統(tǒng)硬件設(shè)計 ?? ????????????????????? 16 硬件整體設(shè)計 ?????????????????????? 16 信號調(diào)理電路 ?????????????????????? 16 數(shù)據(jù)轉(zhuǎn)換電路 ?????????????????????? 17 主控芯片的選取 ??????????????????? 17 數(shù)據(jù)轉(zhuǎn)換原理圖設(shè)計 ????????????????? 18 FPGA 設(shè)計 ??????????????????????? 19 USB 接口電路設(shè)計 ???????????????????? 23 電源設(shè)計 ??????????????????????? ? 24 PCB 抗干擾設(shè)計 ????????????????????? 25 5 系統(tǒng)軟件設(shè)計 ?? ? ??? ????? ????????????? 28 VHDL 設(shè)計 ??????????????????????? 29 AD 控制模塊設(shè)計 ?????????????????? 29 時鐘控制模塊 ???????????????????? 30 FIFO 控制模塊 ??????????????????? 31 USB 接口控制模塊設(shè)計 ? ??????????????? 32 68013 固件編程 ????????????????????? 33 LabVIEW 設(shè)計流程圖 ??????????????????? 34 系統(tǒng)應(yīng)用界面設(shè)計 ???????????????????? 35 結(jié) 論 ? ?? ? ?????????????????????? ? 38 參考文獻 ? ? ?? ?????????????????????? 39 致 謝 ??????? ??? ????????????????? 41 1 1 緒 論 發(fā)展背景和意義 隨著科技與信息技術(shù)不斷發(fā)展，使得信息采集、傳輸和存儲的速度不斷提高，數(shù)據(jù)存儲的容量不斷加大。在氣象、雷達、天氣預(yù)報、航天航空、通信等多個領(lǐng)域，要求的數(shù)據(jù)存儲的實時性強，速率高，穩(wěn)定性好，高速大容量數(shù)據(jù)存儲系統(tǒng)前景廣闊?，F(xiàn)在的數(shù)據(jù)存儲系統(tǒng)多數(shù)還是基于傳統(tǒng) PC 結(jié)構(gòu)，這種結(jié)構(gòu)在存儲容量擴展性，存儲速度，可靠性，容錯性方面都有很大不足。對于許多行業(yè)，傳統(tǒng)的設(shè)備已經(jīng)不能滿足需求。而高端領(lǐng)域基于服務(wù)器的磁盤陣列等的數(shù)據(jù)存儲，主要應(yīng)用于電信、金融等民用領(lǐng)域，存儲速率雖然較高，價格也是極其高昂的。 如今 ,大 規(guī)模集成電路和高性能 FPGA 的飛速發(fā)展 ,為磁盤陣列開發(fā)提供了另一種嶄新的模式。充分利用 FPGA 編程靈活的特點，使用 FPGA 實現(xiàn)磁盤協(xié)議生成相應(yīng) IP 核，通過 IP 核的調(diào)用，可以組成任意的磁盤陣列形式，配合前端的高性能 A/D器件，可以組成較為完善的數(shù)據(jù)采集存儲系統(tǒng)。新的磁盤陣列 RAID。在數(shù)字信號處理領(lǐng)域中，隨著器件的不斷更新和發(fā)展，芯片處理速度越來越快，在某些場合和領(lǐng)域中對數(shù)據(jù)采集速度也有更高的要求，這就使得高速數(shù)據(jù)采集系統(tǒng)應(yīng)用越發(fā)廣泛。在高速數(shù)據(jù)采集系統(tǒng)中，其核心器件是 A/D 轉(zhuǎn)換器，高采樣率、高精度的 A/D 轉(zhuǎn) 換器性能決定了其高速數(shù)據(jù)采集系統(tǒng)的性能，同時為了解決采樣后續(xù)處理速度問題，也需要后續(xù)處理采用高速處理芯片。 用數(shù)學(xué)理論和數(shù)字方式對信號進行采集、轉(zhuǎn)換、濾波、分析、編碼和識別等處理，進而變換為我們需要的信號形式的方法稱為數(shù)字信號處理，計算機和專用處理器是數(shù)字信號處理常采用的兩種設(shè)備，前者主要應(yīng)用在大型實驗室和理論研究方面 。專用處理器在工業(yè)控制的相關(guān)領(lǐng)域應(yīng)用較為廣泛。目前完成常用的專用處理器有兩個途徑，一是應(yīng)用微處理器 DSP 結(jié)合軟件編程完成，二是使用現(xiàn)場可編程門陣列 FPGA 通過可編程邏輯語言編程來實現(xiàn)， 雖然軟件編程具有很大的靈活性，但由于 DSP 微處理器的指令是單周期的，它的操作數(shù)有限且受限于指令的串行模式，因而對于大規(guī)模高速運算和處理不適用。當(dāng)前大容量、高速高密度的 FPGA 采用硬件描述語言 C VHDL, Verilog HDL等 )來實現(xiàn)整個系統(tǒng)，設(shè)計人員通過可編程邏輯器件能夠應(yīng)用并行處理技術(shù)完成對高速信號的采集、處理和分析，使用可編程邏輯語言通過模塊化設(shè)計就可以達到設(shè)計者期望的性能和指標，很好的解決了高速信號處理過程中出現(xiàn)的問題。 2 現(xiàn)代高速信號處理技術(shù)及算法理論已經(jīng)研究成熟，設(shè)計者只需要研究和分析 系統(tǒng)如何實現(xiàn)及具體實現(xiàn)形式。在低速數(shù)據(jù)采集系統(tǒng)設(shè)計中 MCU 常作為 CPU 來實現(xiàn)系統(tǒng)的功能。而在高速數(shù)據(jù)采集系統(tǒng)中， MCU 會限制系統(tǒng)的精度，并且隨著速度的提高 ADC, RAM 和 MCU 之間的時序同步問題也會顯示出來。因此本系統(tǒng)使用了高速、多 I/O 口的FPGA 芯片來控制 ADC和 RAM 等，因為可編程邏輯器件 FPGA 與 MCU 比起來 :具有時鐘頻率高、工作效率高、運行速度快、延時小和時序控制可以用硬件實現(xiàn)等諸多優(yōu)勢，并且 FPGA 構(gòu)成的電路組成形式相對靈活，根據(jù)需要能夠添加外部控制、譯碼、通訊接口及擴展電路。從而很好的解決了 采樣速度過高和時序邏輯不同步的難點。 現(xiàn)場可編程邏輯門陣列 (FPGA:Field Programmable Gate Array）是一種新型高性能的可編程邏輯器件。 FPGA 的集成度很高，其器件密度最高可達數(shù)千萬門，可以完成極其復(fù)雜的時序與組合邏輯電路功能，尤其適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域?？删幊踢壿嬈骷云湓跀?shù)據(jù)采集及處理領(lǐng)域的高性能、高集成度和很好的時序控制功能等優(yōu)勢，在現(xiàn)代信號處理領(lǐng)域廣受歡迎。把現(xiàn)代信號對實時處理的要求和FPGA 設(shè)計的靈活性相結(jié)合起來，達到并行算法和硬件設(shè)計兩者 的最優(yōu)配置，提升信號處理精度和運行速度是現(xiàn)當(dāng)代數(shù)字信號處理領(lǐng)域的主流發(fā)展趨勢。依此本課題將對基于 FPGA 的高速數(shù)據(jù)采集系統(tǒng)進行研究和設(shè)計。 國內(nèi)外發(fā)展現(xiàn)狀 數(shù)據(jù)采集技術(shù)的發(fā)展現(xiàn)狀 隨著計算機技術(shù)的快速發(fā)展和數(shù)字信號處理理論的日益成熟，比如信號處理速度翻了三番以及計算機總線帶寬亦有了上百倍的提升，基于此，開發(fā)人員在設(shè)計采集系統(tǒng)時的設(shè)計難度得到很好的降低，減少了系統(tǒng)的開發(fā)周期，并且電子技術(shù)的發(fā)展和系統(tǒng)工藝的進步也使系統(tǒng)成本得到很好的控制。同時通用串行總線接口 (USB)及 Avalon總線在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用日益增多，尤其 USB 接口在計算機上已成為主流設(shè)備。因而借助于 PC的小體積、易攜帶的采集系統(tǒng)受到更多使用者的喜愛。 隨著電子技術(shù)的不斷發(fā)展，為了提高數(shù)據(jù)處理系統(tǒng)的整體性能，具有高密度、高精度、高速度、低功耗和低價位的芯片正在成為主流應(yīng)用發(fā)展趨勢。一些 IC 器件研發(fā)公司推出了采樣速度達到 1GSPS 的轉(zhuǎn)換芯片，這也就使高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)成為可能。 MAXIM公司的 MAX108芯片，采樣精度為 8bit，采樣率可達 ，帶有片上 采樣 /保持放大器 。美國仙童半導(dǎo) 體公司生產(chǎn)的 SPT7760 系列器件，具有 8位采樣精度， 3 采樣速率能夠達到 1Gsps。美國國家半導(dǎo)體公司生產(chǎn)的 ADC08X300 芯片， 8位采樣精度，采樣速率最大能夠達到 3Gsps。這些新產(chǎn)品相對于老產(chǎn)品的成本更低。 當(dāng)前國外的高速數(shù)據(jù)采集器生產(chǎn)單位較多且儀器性能優(yōu)良，比如頻譜信號。處理公司的超高速數(shù)據(jù)采集和處理系統(tǒng)，具有分辨率 8bit、最高采樣速率為 200Msps。美國 Signaled 公司推出的 PDA12A 采集卡的采樣速率為 125Msps、分辨率為 12bit。國外的采集器雖然在性能上有優(yōu)勢，但其價格非 常昂貴。由于電子技術(shù)涉及的領(lǐng)域越來越廣，國內(nèi)市場對數(shù)據(jù)采集器的需求日增多，近年來，國內(nèi)有些單位也制造出一些采集器，但是性能不高，價格卻很高，普遍存在的問題是體積大，攜帶不便。因此，本文旨在設(shè)計具有攜帶方便，性能穩(wěn)定，采集速率能滿足大多數(shù)場所要求的高速數(shù)據(jù)采集系統(tǒng)。 數(shù)據(jù)采集的應(yīng)用和發(fā)展 從數(shù)據(jù)采集現(xiàn)有儀器和技術(shù)來看，具備低速、低分辨率的數(shù)據(jù)采集技術(shù)發(fā)展已經(jīng)很成熟，實現(xiàn)相對容易，利用單片 DAC, ADC 即可實現(xiàn)穩(wěn)定性和可靠性都很優(yōu)良的采集器，而高速、高分辨率的采集系統(tǒng)由于受到所用 器件和技術(shù)的限制，產(chǎn)品相對較少。從國內(nèi)市場來說，產(chǎn)品雖然具有價格優(yōu)勢，但由于歷史及技術(shù)等原因，儀器通常存在攜帶不便、通用性差，適應(yīng)工作現(xiàn)場的能力差等劣勢，很難形成規(guī)?；⑾盗谢?、標準化的通用設(shè)備。而國外市場的產(chǎn)品，具有同類指標的儀器價格往往是國內(nèi)的幾倍甚至更高，使得在工業(yè)現(xiàn)場的應(yīng)用推廣的代價較高。 課題內(nèi)容 本課題內(nèi)容根據(jù)需要和市場需求，旨在完成具有 12bit,64Msps 的高速數(shù)據(jù)采集系統(tǒng)的研制工作 。以實現(xiàn)對模擬高頻信號的處理和控制。課題選用現(xiàn)場可編程邏輯器件FPGA 技術(shù) ,在 Alters 公司 的 Quart us II 開發(fā)環(huán)境中應(yīng)用 VHDL 語言進行 FPGA 的編程與仿真，研究各模塊的設(shè)計方法和控制流程，結(jié)合 總線接口技術(shù)，以期實現(xiàn)系統(tǒng)與 PC 機連接，在 PC 上對數(shù)據(jù)進行分析、顯示和監(jiān)控等，最后對系統(tǒng)性能指標進行驗證。 本課題的主要研究內(nèi)容如下 : ，分析課題的目的和發(fā)展意義，分析課題所具有 的優(yōu)勢，介紹課題的研究內(nèi)容。 ，并分析高頻電路設(shè)計中信號完整 性和電源完整性的設(shè)計方法。 4 ， 結(jié)合當(dāng)前高速數(shù)據(jù)采集系統(tǒng)的發(fā)展現(xiàn)狀，提出高速數(shù)據(jù) 采集系統(tǒng)的總體設(shè)計方案。 FPGA 為系統(tǒng)控制核心，結(jié)合具有 接口的微 控制器 CY7C68013 芯片，對高速數(shù)據(jù)采集系統(tǒng)進行硬件設(shè)計。 ，對系統(tǒng)進行軟件設(shè)計，研究基于 Lab VIEW 的 系統(tǒng)上位機界面設(shè)計及用 VHDL 實現(xiàn)系統(tǒng)時序控制功能。 ，并給出高速數(shù)據(jù)采集系統(tǒng)應(yīng)用實例，通過對測試結(jié)果 比較和分析，來驗證系統(tǒng)性能是否滿足設(shè)計要求。 2 數(shù)據(jù)采集與電路設(shè)計 數(shù)據(jù)采集理論分析 將模擬信號轉(zhuǎn)換為數(shù)字信號，并由計算機進行存儲、處理、顯示或打印的過程稱為數(shù)據(jù)采集，分為采樣和量化兩個步驟，而實現(xiàn)相應(yīng)功能的系統(tǒng)稱為數(shù)據(jù)采集系統(tǒng)(Data Acquisition System)。 計算機技術(shù)的進步和普及提升了數(shù)據(jù)采集系統(tǒng)的技術(shù)水平。數(shù)據(jù)采集系統(tǒng)處理信號的基本組成模塊有五個，它的組成框圖如圖 21 所示。 圖 21數(shù)據(jù)系統(tǒng)采集圖 模擬信號輸入 程控放大 器 A/D 轉(zhuǎn)換器 數(shù)據(jù)緩沖 計算機 DATA DATA CLK1 CLK2 時序邏輯控制 5 首先是放大器電路，在進行數(shù)據(jù)處理之前，待處理的模擬信號一般是比較弱的低電平信號。為了充分利用 ADC 的滿量程分辨率，放大器電路的功能是把來自前端的微弱的模擬信號放大。把待采集信號放大到與所選用的 ADC 滿量程電壓相對應(yīng)的電平值，這是因為 ADC 的分辨率是根據(jù)滿量程電壓來確定的。 其次是模數(shù)轉(zhuǎn)換電路，由于 PC 只能對數(shù)字量進行處理、顯示及控制等操作，因于把模擬量轉(zhuǎn)換成數(shù)字量是一個至關(guān)重要的環(huán)節(jié)。根據(jù)需要選取相應(yīng)的模數(shù)轉(zhuǎn)換芯片就可以將經(jīng)放大電路放大的模擬量轉(zhuǎn)換為數(shù)字量。模數(shù)轉(zhuǎn)換電路 作為采樣通道的核心， 它是限制系統(tǒng)采集速度和精度的主要因素，因此在設(shè)計過程中需要重點考慮。 再者是數(shù)據(jù)緩存電路，它是模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)字量暫時的存儲場所，信息經(jīng)存儲電路通過相應(yīng)的接口總線傳輸給數(shù)據(jù)處理設(shè)備。選用合適的緩存電路可以提高數(shù)據(jù)采集系統(tǒng)的速率。 接下來是時序邏輯控制電路，采集系統(tǒng)各模塊正常工作的時序是按照確定的定時邏輯進行的，如果定時有問題就會嚴重影響系統(tǒng)的精度，因為電路中邏輯控制功能是根據(jù)時序電路信號來工作的。 奈奎斯特采樣定理 奈奎斯特采樣定理是 :對一個具有有限頻譜的連 續(xù)信； x(t)進行采樣，當(dāng)采樣頻率為 fs? 2fc，由采樣后得到的采樣信號 x(nTs)能無失真地恢復(fù)為原信 。 x(t)。其中fS 是采樣頻率， fc 是被采樣信號的最高頻率。該定理是數(shù)據(jù)處理技術(shù)中非常重要的依據(jù)。 在設(shè)計數(shù)據(jù)采集系統(tǒng)時，由于采集電壓的范圍、待測高頻信號的性質(zhì)和 A/D 采樣速率較高的原因，經(jīng)電路調(diào)試和 FPGA 時序仿真，得到當(dāng) A/D采樣的頻率是最高輸入信號的四倍以上時，可以很好的完成數(shù)據(jù)轉(zhuǎn)換功能。 信號完整性 信號完整性是指在數(shù)字電路設(shè)計中，信號在系統(tǒng)線路中的傳輸質(zhì)量，如果在規(guī)定的時間內(nèi)，信號可以不失真地從發(fā)送端傳輸?shù)浇邮斩?，就說該信號是完整的。信號完整性在高速系統(tǒng)設(shè)計中需要嚴格對待，實際電路設(shè)計中，信號在任何一個線路出現(xiàn)問題都會導(dǎo)致系統(tǒng)功能無法實現(xiàn)。信號完整性問題的根源在于信號上升時間的減小，信號完整性問題可以概括為以下兩個方面 :一是信號傳輸過程中傳輸電路的作用及影響 。二是如何調(diào)整傳輸電路使信號完整性更加優(yōu)良。如果不同傳輸線路中信號的相互干擾 6 可以忽略，以及信號在通過傳輸線路后，信號無損耗或者 損耗在誤差范圍內(nèi)就表明電路系統(tǒng)