【文章內(nèi)容簡介】 ，總共1081344個NAND單元組成了一塊。編程和獨操作是以頁為基礎(chǔ)進行，而塊擦除是以塊為基礎(chǔ)進行。這些記憶陣列由1024個分別有128K字節(jié)的塊組成，它表明，在K9F1G08逐個位的擦除操作是被禁止的。[10]：圖 K9F1G08組織結(jié)構(gòu)圖 K9F1GO8已經(jīng)形成多元的8個I/O端口，這樣的安排極大地減少了管腳數(shù)，并且允許系統(tǒng)升級為了將來操作一致性的擴展。在WE和CE處于低電平期間，指令、地址、數(shù)據(jù)被寫通過I/O端口，它們都在WE的上升沿到來時被鎖存。通過I/O管腳，CLE和ALE常用來實現(xiàn)各自的指令和地址功能。有一些要求一個總線周期，例如，重設(shè)指令讀指令等僅要求一個總線周期。而另一些指令，像頁讀取和編程及塊擦除要求兩個周期，一個周期為了建立而另一個周期是執(zhí)行操作。128字節(jié)的物理空間要求28個地址，因此，要求4個周期為地址的建立，兩個周期是列地址，兩個周期是行地址。頁讀取和編程同樣需要四個地址周期跟隨指令要求輸入。然而，在塊擦除操作中，僅僅兩個行地址周期被使用，依靠寫入特殊的指令進入指令寄存器，器件操作才被選中。 K9F1G08在系統(tǒng)中的應(yīng)用在FPGA的控制作用下，數(shù)據(jù)存入FLASH中。對于模擬信號，由傳感器采集到的信號經(jīng)A/D轉(zhuǎn)換后，暫存于FLASH內(nèi)部的FIFO中，再送入FLASH存儲器中。對于數(shù)字量和開關(guān)量，經(jīng)信號調(diào)理后，經(jīng)FPGA內(nèi)部編程串并轉(zhuǎn)換后，暫存于FPGA內(nèi)部的FIFO中，再送入FLASH存儲器中。： 圖 K9F1G08在系統(tǒng)中的應(yīng)用 本章小結(jié) 本章主要講述了所設(shè)計的通用數(shù)據(jù)采集系統(tǒng)的硬件電路的設(shè)計，整個系統(tǒng)由四個部分組成，分別是采集部分、控制部分、存儲部分、接口部分。采集到的信號形式有模擬量、數(shù)字量、開關(guān)量三種，每種信號都有其對應(yīng)的信號處理電路。模擬量要經(jīng)過A/D轉(zhuǎn)換為數(shù)字量后才能存入FLASH存儲器中。數(shù)字量要經(jīng)過電平轉(zhuǎn)換和FPGA內(nèi)部串并編程后才能存入FLASH存儲器中。開關(guān)量要經(jīng)過隔離、驅(qū)動和FPGA內(nèi)部串并編程后才能存入FLASH存儲器中。其中，模擬通道的選擇、A/D轉(zhuǎn)換、FLASH存儲器的讀、寫、擦除都是在FPGA控制下完成的。3 FPGA 可編程邏輯器件本設(shè)計由于需要用到大量的控制信號，而且又是以計算機為平臺，所以系統(tǒng)中有大量的數(shù)字邏輯電路。如果采用傳統(tǒng)的數(shù)字邏輯芯片來設(shè)計電路的話，既增加了電路板的面積，而且也增加了電路的不可靠性，另外調(diào)試也不方便。為了解決這些問題，可以借助于近年來迅速發(fā)展的大規(guī)?？删幊虒Ｓ眉呻娐番F(xiàn)場可編程門陣列(FPGA )。用一片F(xiàn)PGA就可以代替許多分立器件，從而大大簡化了電路板的復雜程度。下面介紹一下它的結(jié)構(gòu)、特點以及設(shè)計方法。 FPGA簡介在可編程邏輯器件芯片內(nèi)部，按一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件。使用者可利用特定的計算機開發(fā)工具（軟件包和硬件電路、編程電纜）對其進行加工，即按設(shè)計要求將這些芯片內(nèi)部的元件連接起來（此過程稱為編程或設(shè)置），使之實現(xiàn)完成某個數(shù)字邏輯電路或系統(tǒng)的功能，成為一個可在實際電子系統(tǒng)中使用的專用集成電路（ASIC）隨著集成電路工藝的日臻完善，集成度急劇攀升，功能日益強大?？删幊踢壿嬈骷V闊的應(yīng)用前景備受業(yè)內(nèi)人士的矚目。由于其內(nèi)部結(jié)構(gòu)的不同，目前應(yīng)用較廣泛的有CPLD和FPGA。 目前，很多學校和公司都開發(fā)了可編程邏輯器件實驗板，這些實驗板上采用了如下幾個公司的產(chǎn)品： Xilinx 公司 主要產(chǎn)品為FPGA和CPLD，目前各學校和公司制做實驗板的常用芯片為FPGA 4000系列，Spartan XCS05和XC95108系列CPLD。Lattice 公司 該公司已經(jīng)和AMD公司合并，該公司生產(chǎn)GAL和CPLD產(chǎn)品，目前各學校和各公司制作實驗板的常用芯片為ISP1016和可編程開關(guān)GDS14.。AMD 公司 該公司生產(chǎn)MACH系列產(chǎn)品，常用芯片為MACH4128和MACH211SP15JC。Altera 公司 該公司生產(chǎn)FPGA和EPLD，常用芯片為EPLD7000系列產(chǎn)品7128和FPGA10K系列產(chǎn)品10K10Lattice公司介紹：Lattice是ISP（在線可編程）技術(shù)的發(fā)明者，ISP技術(shù)極大的促進了PLD產(chǎn)品的發(fā)展，80年代和90年代初是其黃金時期，但很快被Xilinx，Altera超過。與ALTERA和XILINX相比，其開發(fā)工具比略遜一籌。中小規(guī)模PLD比較有特色，種類齊全。99年收購Vantis（原AMD子公司）,2001年收購Lucent微電子的FPGA部門，是世界第三大可編程邏輯器件供應(yīng)商。目前Lattice公司在上海設(shè)有研發(fā)部門[13]。 FPGA基本內(nèi)部構(gòu)造及功能分析FPGA是可編程邏輯器件，屬于特殊ASIC芯片的一類，是在PAL、 GAL等可編程邏輯器件基礎(chǔ)上發(fā)展起來的。同以往的PAL、GAL等相比較:FPGA的規(guī)模比較大，適合于時序、組合邏輯等電路應(yīng)用場合，可以替代幾十塊甚至上百塊通用分立IC芯片，盡管FPGA以及其它類型的PLD器件的結(jié)構(gòu)各有其特點和處，但是概括起來它都是由三大部分組成的: l 一個二維的邏輯塊陣列，構(gòu)成CPLD器件的邏輯組成核心. l 輸入/輸出塊. l 連接邏輯塊的互聯(lián)資源，連線資源由各種長度的線段組成，也包括用于連接邏輯塊之間，邏輯塊與輸入輸出部分的可編程連接開關(guān)。圖 FPGA內(nèi)部結(jié)構(gòu)圖同樣，還有一個時鐘電路用于驅(qū)動時鐘信號到每一個邏輯模塊中的每一個觸發(fā)器。另外，還可能有額外的邏輯資源，像ALU、存儲器和譯碼器[14]。 可編程邏輯塊陣列可配置邏輯模塊（CLB）包含了FPGA的可編程邏輯。典型的CLB，它包含了用于任意組合邏輯函數(shù)的RAM；還包含了用于鐘控存儲單元的觸發(fā)器和多路選擇器，這樣就便于在模塊中為邏輯電路布線以及模塊內(nèi)部的邏輯電路與外部資源之間的布線連接。這些多路選擇器還允許極性的選擇、復位輸入和清除輸入選擇。注意，邏輯輸出不需要通過觸發(fā)器。設(shè)計者可以利用一個CLB產(chǎn)生簡單的組合邏輯。正因為如此，多個CLB能夠，而且經(jīng)常被連接在一起，以實現(xiàn)復雜的布爾邏輯。FPGA的這種優(yōu)于CPLD的優(yōu)點，意味著設(shè)計者能夠用幾個CLB串聯(lián)在一起來實現(xiàn)非常復雜的邏輯。不幸的是，在一個FPGA中傳遞時是全部延時的總量。因此這個優(yōu)點也導致了所做的設(shè)計在速度方面的全面下降[15]。 可編程輸入/輸出塊可配置I/O模塊適用于將信號傳送到芯片上，然后再將信號傳出芯片。輸出緩沖器B1有可編程的控制器，它們可以是緩沖器成為三態(tài)或集電極開路狀態(tài)，并且可控制緩沖器的輸出擺率。這些控制端允許FPGA輸出到大多數(shù)標準的TTL或CMOS器件。輸入緩沖器B2能夠被編程為不同的輸出閾值電壓。典型的閾值電壓為TTL或CMOS電平，以便于和TTL或CMOS器件相接口。在每一個引腳上的輸入和輸出緩沖器的組合以 及它們的可編程性，意味著每一個I/O模塊都可以被用于一個輸入信號、一個輸出信號或者一個雙向信號。 互連資源FPGA的互連電路與CPLD的完全不同，但它卻非常類似于一個門陣列ASIC的互連電路。（CLB）結(jié)構(gòu)。每一個CLB都被連接到與它緊挨著的其他CLB上，如圖中左上角所示CLB。這些連線有時被稱作短線（注意，為簡單起見，圖中只畫出了左上角CLB的連線，實際上，所有四個CLB都有連線分別與最靠近它們的其他CLB相連。這些連線使得那些因過于復雜而無法裝入某個單一CLB的邏輯能夠被分開裝入多個CLB）[16]。圖 互連資源其他的路徑資源由經(jīng)緯連線所組成。這些連線在到達開關(guān)矩陣之前經(jīng)過許多CLB。這些開關(guān)矩陣允許信號從一個開關(guān)矩陣傳遞到另一個開關(guān)矩陣，再傳遞到下一個開關(guān)矩陣，最后連接到CLB。這些CLB可能彼此相互關(guān)聯(lián)，但又互相原理。這種傳遞新好方法的缺點是每一條通過某個開關(guān)矩陣的路徑都會導致一個顯著的延時。經(jīng)常的情況是，為了通過芯片傳遞信號，路徑的延時變得比邏輯門的延時還要大[17]。第三種類型的路徑資源是長線，設(shè)計者可以用它去連接某些條件苛刻的CLB，即這些CLB在芯片上的物理位置彼此相連“甚遠”，而它們之間的連接又不會產(chǎn)生太大的延時。這些長線通常是從一個CLB模塊的末端一直通向另一個CLB模塊，而中間并不與某個開關(guān)矩陣相連。對于條件苛刻的路徑邏輯，長線確保不會產(chǎn)生顯著的延時。長線還可以在芯片當中被用作總線。 時鐘電路特殊的I/O模塊被分布在芯片的周圍。它具有特殊的高驅(qū)動能力的時鐘緩沖器——時鐘驅(qū)動器。這些緩沖器被連接到芯片的時鐘輸入引腳，它們驅(qū)動時鐘信號到全局時鐘線上。這些全局時鐘線以一種被稱之為時鐘樹的結(jié)構(gòu)形式遍布整個器件。這些時鐘顯示為了較小的時鐘上升時間和快速的時鐘傳播時間而設(shè)計的，正如以后要討論的那樣，用FPGA設(shè)計電路必須是同步的，因為利用FPGA的路徑資源不能保證信號的軍隊上升時間和延遲時間。只有當使用從時鐘緩沖器而來的時鐘信號時，相關(guān)的延遲和上升時間才能使微小的和可預測的[18]。 系統(tǒng)中FPGA的設(shè)計 FPGA的通用設(shè)計過程● 文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。● 功能仿真：將文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確?！?邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。（edif）的EDA工業(yè)標準文件。● 布局布線：，即把設(shè)計好的邏輯安放到PLD/FPGA內(nèi)?！?時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序?！?編程下載：確認仿真無誤后，將文件下載到芯片中[19]。 FPGA時序仿真 在本系統(tǒng)中，設(shè)有FPGA的啟動模塊。： 時序圖 當glrn信號是低電平時，系統(tǒng)清零，輸出start為高電平，計數(shù)器start_count 置零。當glrn信號為高電平時，輸入上升沿有效的時鐘信號 fosc，當輸入bstart為低電平時，計數(shù)器最高位為低電平時，開始計數(shù)。反之，將計數(shù)器置零。當輸入bstart為高電平時，計數(shù)器最高位為低電平時，開始計數(shù)。反之，將計數(shù)器置零。在本系統(tǒng)中，采用三個手動開關(guān)來控制采集信號的種類，當開關(guān)men接通時，系統(tǒng)開始采集模擬量。當開關(guān)sen接通時，系統(tǒng)開始采集數(shù)字量；當開關(guān) ken接通時，系統(tǒng)開始采集開關(guān)量。： 時序圖 模擬量采集模塊的時序仿真在本系統(tǒng)中，采用手動開關(guān)來控制模擬量的采集。當采集開始時，閉合開關(guān)men ，表示此時系統(tǒng)正在進行模擬量的采集。在控制作用下，將采集到的信號暫存入FPGA內(nèi)部的fifo中，然后再存入flash芯片中。： 圖 時序圖 當glrn為低電平，計數(shù)器置零。反之，當glrn為高電平且時鐘信號fosc有輸入時，計數(shù)器開始計數(shù)。當10＜count＜30時，啟動A/D轉(zhuǎn)換，此時clk輸出為低電平。當count=35時，進行通道選擇。圖中所示channela1為高電平，其他為低電平時，選通通道a1，對其通道進行循環(huán)選擇。當count=41時，開始數(shù)據(jù)轉(zhuǎn)換，產(chǎn)生12位的數(shù)字信號。當41＜count＜45和81＜count＜85時，選通FPGA內(nèi)置FIFO，當count=46時，將12位數(shù)字信號中的高八位存入FIFO中；當count=86時，將12位數(shù)字信號中的低四位和通道選擇的四位地址存入FIFO中。數(shù)據(jù)經(jīng)FIFO再存入FLASH存儲器K9F1G08中。 數(shù)字量采集模塊的時序仿真在本系統(tǒng)中，采用手動開關(guān)來控制數(shù)字量的采集。當采集開始時，閉合開關(guān)sen ，表示此時系統(tǒng)正在進行數(shù)字量的采集。在控制作用下，將采集到的信號經(jīng)串并轉(zhuǎn)換后暫存入FPGA內(nèi)部的fifo中，然后再存入flash芯片中。： 圖 時序圖當glrn為高電平且時鐘信號fosc有輸入時，計數(shù)器開始計數(shù)。當10＜count＜30時，啟動串并轉(zhuǎn)換，此時clk輸出為低電平。當30＜count＜40時時，進行串并轉(zhuǎn)換。圖中所示當count=40時，轉(zhuǎn)換結(jié)束，產(chǎn)生8位的并行數(shù)據(jù)。當41＜count＜45時，選通FPGA內(nèi)置FIFO，當count=46時，將8位數(shù)字信號存入FIFO中。數(shù)據(jù)經(jīng)FIFO再存入FLASH存儲器K9F1G08中。 開關(guān)量采集模塊的時序仿真在本系統(tǒng)中，采用手動開關(guān)來控制開關(guān)量量的采集。當采集開始時，閉合開關(guān)ken ，表示此時系統(tǒng)正在進行開關(guān)量的采集。在控制作用下，將采集到的信號經(jīng)串并轉(zhuǎn)換后暫存入FPGA內(nèi)部的fifo中，然后再存入flash芯片中。：圖 時序仿真圖 存儲器模塊的時序仿真在本系統(tǒng)中，采用FLASH來進行數(shù)據(jù)的存儲。，然后再存入FLASH芯片中。；： 邏輯符號圖圖 時序仿真圖 FPGA內(nèi)部編程結(jié)構(gòu)圖見附錄B。 本章小結(jié)本章主要講述了所設(shè)計的由XC2S50及其外圍電路組成的中心控制模塊的設(shè)計，簡單的對FPGA的結(jié)構(gòu)及功能進行分析后，重點介紹了本設(shè)計中所采用的XC2S50的內(nèi)部編程結(jié)構(gòu)，并對其進行了時序仿真。 4 結(jié)論