【正文】 PGA 通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。它把編譯、匯編、鏈接等工具集成在一起，用一條命令即 可完成全部的匯編工作。同時 DSP 的價格也大幅度下降，使得 DSP 芯片不僅在高端的通信、計算機領(lǐng)域大顯身手，而且在低端的家用電器等方面 DSP 也是應(yīng)用越來越廣泛。如果是 C語言程序，首先是 C語言編譯器將程序編譯成匯編語言源程序，然后送到匯編器里面進行匯編，匯編后產(chǎn)生 COEF格式的目標代碼，再用連接器進行連接，生成 DSP上可以執(zhí)行的 COEF格式的目標代碼。它是利用這些輸入去描述一個電路的功能。使仿真既包含門延時，又 包含線延時信息。 系統(tǒng)整體設(shè)計流程圖 開始設(shè)計一個系統(tǒng)的時候，第一步是撰寫整個系統(tǒng)的方案。分別調(diào)試完成之后，就進行系統(tǒng)的集成。并且對硬件電路進行了調(diào)試。在本方案中，把 LCD和鍵盤處理電路全 部交給單片機進行管理。 DSP主要負責把采集的數(shù)據(jù)進行處理。比如這里選用的 FPGA里面就有 5K的 RAM資源供用戶選擇。在這里你選擇的元件的時候要根據(jù)自 器件的選擇的總的指導(dǎo)原則是性價比高、市場上容易買到。下面分別來進行介紹。使得信號衰減可以在一個大的頻帶范圍內(nèi)實現(xiàn)信號衰減。它工作的信號頻帶寬，可以控制直流到 300MHz的信號。首先要求放大器對輸入信號的失真小，增益穩(wěn)定，輸入電阻大，頻帶也要足夠?qū)挕Ｆ渲?2腳是可以用來控制比較電平的大小。圖 57和給出了 A/D轉(zhuǎn)換的電路圖。前端電路的工作情況基本上是這樣的： ADC是否工作是由 FPGA來控制的， 如果 FPGA使能 AD轉(zhuǎn)換器，則 ADC就開始進行數(shù)據(jù)的采樣。此時數(shù)據(jù)在緩沖區(qū)的大小始終等于預(yù)觸發(fā)字所設(shè)置的大小。當基本寫滿存儲器后，波形采樣就完成了。進行 FPGA的配置，數(shù)據(jù)被回步在 DCLK輸入上， 1個時鐘周期傳送 1位數(shù)據(jù)。在做cyclone系列的系統(tǒng)的時候，一般情況下都會用 AS+JTAG兩種配置方式，這樣可以用 JTAG方式調(diào)試，經(jīng)過調(diào)試之后，確定程序正確之后，再利用主動配置模式把程序 送 到 EPCS芯片里去。 ① FIFO工作原理及 其在 FPGA中的設(shè)計 這里 FIFO主要起緩存作用，也就是把 AD采樣進來的數(shù)據(jù)首先存儲到 FIFO里面。 ② AD與 FIFO的連接 AD變換得到的二進制數(shù)據(jù)送入 FIFO(先入先出存儲器 )中進行緩沖。例如， C54X系列 DSP從 C5409開始，芯片有 23根地址線，具有 8M字節(jié)存儲空間尋址能力。 圖 511 觸發(fā)系統(tǒng)總電路圖 (1)示波器的三種觸發(fā)模式： 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 畢業(yè)設(shè)計論文 22 Ⅰ 、 Normal模式， Ⅱ 、 Auto模式 Ⅲ 、單次觸發(fā)模式 。在這里時基電路主要是由 FPGA中的輸入晶振頻率的分頻得到各種各樣的頻率。 (2)模擬通道控制電路 數(shù)字存儲器的模擬通道部分不同于模擬示波器部分，它的控 制 全都由 DSP控制器進行控制。直到該窗口的所有數(shù)據(jù)都比較完，這樣就會在這個窗口的數(shù)據(jù)采集中，保持有這一次采樣的最大和最小值數(shù)據(jù)。整個 DSP部分的硬件電路主要包括程序存儲器 FLASH模塊，數(shù)據(jù)存儲器 SRAM模塊，用于人機交互的鍵盤和 LCD模塊，電源模塊。在這里我們選擇的 LCD是 MGLS． 19264，它內(nèi)藏 HDl620顯示控制器，可以實現(xiàn)人機對話菜單的顯示，和信號波形的顯示。 5： V0液晶驅(qū)動控制電壓，用于 LCD對比度調(diào)整。 圖 519 LCD模塊電路 單片機電路及鍵盤接口模塊 整個單片機電路主要是負責用戶接口。 DSP就支持 JTAG協(xié)議。 VC5409提供與仿真器直接連接的引腳信號，仿真器支持 3． 3V和 5V兩種工作電壓，這里 VC5409提供的是 ，可以直接與仿真器連 接。 ① 電源 本系統(tǒng)中有六種電源電壓： 5V、 、 +12v、 +3V、 +、 +5V。 整個系統(tǒng)有兩種復(fù)位方式：自動上電復(fù)位和上電后手動復(fù)位。通常情況下系統(tǒng)初始化主要完成的工作有：完成 DSP中相關(guān)寄存器的配置，包括 DSP的 MCBSP初始化、 DSP的狀態(tài)和控制寄存器的配置；完成 DSP的程序和數(shù)據(jù)存儲空間的配置以及 DSP的時鐘發(fā)生器等的配置工作；對系統(tǒng)的 FLASH的初始化；對單片機的相關(guān)寄存器進行配置；對液晶進行復(fù)位，向液晶發(fā)初始化命令，清除液晶顯示緩沖區(qū)、初始化液晶模塊內(nèi)部寄存器等；顯示主界面；設(shè)置默認的衰減／放大倍數(shù)；設(shè)置觸發(fā)產(chǎn)生電路的觸化字；初始化鍵盤掃描電路：初始化觸發(fā)電路 (包括對 FIFO的清空處理等 )，其中包括觸發(fā)信號是來自內(nèi)部還是外部，上升沿還是下降沿觸發(fā)，自動觸發(fā)還是單次觸發(fā)等；根據(jù)時基大小設(shè)置采樣時鐘的分頻比等。比如對 MCBSP的串口控制寄存器 SPCR串口控制寄存器 SPCR串口引腳寄存器 PCR、接收和發(fā)送寄存器 RCR[1， 2]， XCR[1， 2]進行配置。 MCBSP 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 畢業(yè)設(shè)計論文 31 和 CPU的通信有 3種方式，第一種就是每收到或者發(fā)送一個單元，置標志位， CPU輪詢次標志位。它有7條指令： ① 顯示開／關(guān)指令 ② 顯示起始行 ROW設(shè)置指令 ③ 頁 PAGE設(shè)置指令 ④ 列地址 YAddress設(shè)置指令 ⑤ 讀狀態(tài)指令 ⑥ 寫數(shù)據(jù)指令 ⑦ 讀數(shù)據(jù)指令 以下是對液晶進行初始化的 C語言程序： void LcdInit(void) { LcdCmdWr(O， 0xc0)； LcdCmdWr(1， OxcO)； LcdCmdWr(O， 0x3f)； LedCmdWr(1， Ox30； } void LcdCmdWr(bit DispArea， uchar CmdP) { if(DispArea==0) { LedCSI=I； LcdCS2=O； ) else { LcdCSI=O； LcdCS2=I； } LcdDI=0； LcdRW=。這里是 McBSP被配置成 SPI方式。 DSP 的 MCBSP 初始化 VC5409提供 3個 MCBSP串口，它的硬件部分是基于標準串口的，它的特點是：全雙工通信；雙緩沖的發(fā)送和三緩沖接收數(shù)據(jù)存儲器：獨立的接收、發(fā)送幀和時鐘信號；多達 128路的發(fā)送和接收通道；數(shù)據(jù)的大小范圍包括 1 1 2 32位字長；利用 U律或者 A律的壓縮和擴展通信；幀同步和時 鐘信號的極性可編程等等。下面主要是介紹系統(tǒng)的初始化軟件和對波形的相關(guān)算法。圖 521給出了電源電壓轉(zhuǎn)換的電路圖。它是整個系統(tǒng)能正常工作的保證。一般在仿真的時候， JATG仿真器一端通過 JATG接口與 DSP系統(tǒng)相連，另一端可以通過 USB總線與 PC連接，通過 PC上運行 CCS軟件對目標系統(tǒng)進行在線仿真。整個單片機的電路設(shè)計如下所示：首先單片機通過 10腳和 11腳分別與 MAX232相連，進行電平轉(zhuǎn)換，這樣就可以 和電腦相連，進行串行通信了。所有 LCD接口的硬件連接比較簡單，將LCD接口相關(guān)的引腳與單片機芯片上相應(yīng)的引腳相連即可。 3： GND系統(tǒng)地。同時它的地址和數(shù)據(jù)可鎖存，快速擦除和字編程 Word． Program扇區(qū)擦除時間 18ms：塊擦除時間 18ms典型：芯片擦除時間 70ms。 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 畢業(yè)設(shè)計論文 24 峰值檢測電路的仿真時序圖 如 圖 515所示 。同時第二個 AD數(shù)據(jù)也鎖存到鎖存器中。它由 100MHz的頻率分成 16種不同頻率，經(jīng)過分頻之后，然后送到一個選擇器里面。 圖 513預(yù)觸發(fā)電路 ⑤時基電路和模擬通道控制電路 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 畢業(yè)設(shè)計論文 23 (1)時基電路時基電路在數(shù)字存儲示波器中，是一個非常重要的電路。此階段如果觸發(fā)信號未到來，AD采樣來的數(shù)據(jù)寫入 FIFO的同時，數(shù)據(jù)也從 FIFO中讀出，并且 FIFO中的數(shù)據(jù)始終保持為預(yù)觸發(fā)深度， FIFO中存放的數(shù)據(jù)也都是新采樣進來的數(shù)據(jù)；若觸發(fā)信號到來，就禁止 FIFO讀時鐘， FIFO的數(shù)據(jù)只寫不讀，當 FIFO寫滿后，系統(tǒng)就禁止寫時鐘，然后通知處理器從 FIFO中提取數(shù)據(jù)并進行處理，處理完后送給 LCD進行顯示。并且在任何一個存儲空間中， RAM， ROM， EPROM， FLASH等外圍設(shè)備都可以駐留在片內(nèi)或者片外。把 FIFO芯片做在 FPGA中間。 FPGA內(nèi)部邏輯圖主要包括有： FIFO電路、峰值檢測電路、觸發(fā)電路、譯碼電路、數(shù)據(jù)傳輸電路、時基電路等。 這種方式在調(diào)試階段用的很多。 AS由 FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器的初始化過程，本系統(tǒng)所使用到的 Cyclone系列配置芯片有 EPCSl， EPCS它是專門提供給 該 系列芯片進行 AS配置用的。這樣完成一輪采樣， ADC停止工作并將這一消息反饋給 DSP。這樣數(shù)據(jù)讀入到 FIFO的同時也從 FIFO中讀出來。本設(shè)計 FIFO是做在 FPGA中，可以滿足性能要求。采用鉗位保護電路的方法比較簡單，高效。圖 。同時還要保證放大后的信號值在 (512mV+512mV)范圍之內(nèi)?？紤]到信號輸入的頻帶寬度。比如在我們的 示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達到一種最佳狀態(tài)。 然后按照被測信號的走向依次對圖中的每個部分中的每一個硬 件模塊進行介紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。在調(diào)試的時候同時我們也設(shè)計了兩 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 畢業(yè)設(shè)計論文 11 個 JATG接口，分別用來對 FPGA和 DSP進行調(diào)試。這樣示 波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時鐘。 FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和 DSP處理器進行通信，這在整個系統(tǒng)中具有重要的地位。本設(shè)計就采用這個架構(gòu)。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。這樣在完成系統(tǒng)的軟件和硬件之后。本章主要介紹示波器系統(tǒng)整體的設(shè)計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。此時應(yīng)該使用 FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。 FPGA使用靈活，適用性強，特別適用于復(fù)雜邏輯的設(shè)計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使 FPGA越來越多地取代了 ASIC的市場。同時可以縮短開發(fā)周期。 90 年代相繼出現(xiàn)了第四代和第五代 DSP 器件。 目前各 DSP 芯片生產(chǎn)廠家已經(jīng)把以上列出的各開發(fā)工具集成在一起 ,構(gòu)成集成開發(fā)環(huán)境。 FPGA 是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 最后 , 該示波器根據(jù)得到的信號參數(shù)繪制信號波形 , 并對被測信號進行實時、 瞬態(tài)分析 , 以方便用戶了解信號質(zhì)量 , 快速準確地進行故障診斷。水平掃描是水平系統(tǒng)亮點在屏幕中移動的行為。示波器屏幕通常是陰極射線管（ CRT）。 本課題是一個龐大的系統(tǒng)，其實踐性很強，涉及知識非常多，受限于時 間 和個人的知識水平，尚存在以下不足之處需要以后加強。 本文的目的是采用 FPGA+DSP+單片機來設(shè)計一個 100M(重復(fù)帶寬 )的數(shù)字示波器。并被廣泛應(yīng)用于各種嵌入式領(lǐng)域。雖然，從市場需要來看， 20MHz 帶寬的數(shù)字存儲示波器產(chǎn)品在市場中占有很大的比例。九十年代之后，示波器技術(shù)得到了飛速發(fā)展。信號進來首先經(jīng)過前端的調(diào)節(jié)電路把信號電壓調(diào)整到 AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成。 ～ 研究本次畢業(yè)設(shè)計的思路 ,并制定框架。 UT62256具有相互獨立的數(shù)據(jù)線、地址線、片選線和讀／寫控制線，它們可對 RAM內(nèi)部的存儲單元分時進行讀／寫操作。然后把 AD轉(zhuǎn)換后的數(shù)據(jù)送到 FPGA中，并把數(shù)據(jù)保存到 FPGA中的 FIFO中， FPGA中的電路主要包括有 FIFO、觸 發(fā)系統(tǒng)、峰值檢測、時基電路等。調(diào) 節(jié) 后的信號再送到 AD變換電路里面完成信號的數(shù)字化。數(shù)據(jù)的存儲采用雙口 RAM(UT62256)存儲采樣量化后的波形數(shù)據(jù)，同樣用 FPGA控制 RAM的地址線。 步驟： 硬件電路的設(shè)計與調(diào)試 軟件的設(shè)計及調(diào)試 整體調(diào)試與測試 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 畢業(yè)設(shè)計論文 四、設(shè)計（論文）進度安排： 時 間 工 作 內(nèi) 容 ～ 熟悉課題，明確任務(wù)要求，調(diào)研，收集資料。整個系統(tǒng)采用單通道的方式。 數(shù)字存儲示波器的發(fā)展概況 以前的數(shù)字示波器的屏 幕更新速率慢，無實時采集能力。目前一些國內(nèi)廠商開始進軍手持數(shù)字示波器這一高端領(lǐng)域。 本文所做的研究工作 DSP是 16位的 RISC處理器，高性能、低功耗是其顯著特點。例如，根據(jù)設(shè)計便攜式數(shù)字存儲示波器的實際需要，采用了 DSP+FPGA+單片機的設(shè)計方案；研究了高頻電路的設(shè)計方法，獨立完成了整個系統(tǒng)的硬件電路設(shè)計，并對其中的某些功能模塊進行了調(diào)試，給出了部分調(diào)試報告；研究了 FFT、濾波、插值算法。 同 時對示波器所要使用到的相關(guān)算法進行了相關(guān)的研究。 模擬示波器的基本工作原理 模擬示波器工作