【正文】 參數(shù)獨(dú)立于濾波器的結(jié)構(gòu)，有較強(qiáng)的通用性，適于模塊化設(shè)計(jì)。 (2) 分布式算法是實(shí)現(xiàn)常系數(shù)乘累加運(yùn)算的高效方法，利用 FPGA 的查找表結(jié)構(gòu)，能綜合考慮系統(tǒng)的運(yùn)行速度的要求 。值此論文完成之 際，特向劉老師致以誠(chéng)摯的感激和無(wú)盡的敬意！ 在本文的完成過(guò)程中，也得到電氣與信息工程學(xué)院電子教研室的老師的熱情幫助。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 39 頁(yè) 共 36 頁(yè) 注 意 事 項(xiàng) （論文）的內(nèi)容包括： 1）封面（按教務(wù)處制定的標(biāo)準(zhǔn)封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字 左右）、關(guān)鍵詞 4）外文摘要、關(guān)鍵詞 5）目次頁(yè)（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結(jié)論 7）參考文獻(xiàn) 8）致謝 9）附錄（對(duì)論文支持必要時(shí)） ：理工類(lèi)設(shè)計(jì)（論文）正文字?jǐn)?shù)不少于 1 萬(wàn)字（不包括圖紙、程序清單等），文科類(lèi)論文正文字?jǐn)?shù)不少于 萬(wàn)字。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過(guò)的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過(guò)的材料。 Speech and Signal Processing， 1997， 25(2)： 121— 126． [14] Dempster A， Macleod M． Use of Minimum— Adder Multiplier Blocks in FIR Digital Filters[J]， IEEE Transactions On Circuits and Systems II，1995， 42： 569577． [15] Dempster A， Macleod M． Comments on Minimum Number of Adders for Implementing a Multiplier and Its ADplication to the Design of Multipliedess Digital Filters [J]． IEEE Transactions on Circuits and Systems II， 1998， 45： 242~43． [16] Dejan V. Tosic, Miroslav D. Lutovac and Brian L. Evans. Advanced Continuoustime Filter Design in MATLAB. Proc. 22nd International Conf. Microelectronics (MIEL20xx), Vol. 2, Nis, Serbia, pp. 1417, May, 20xx. [17] He Shousheng。 (3) 設(shè)計(jì)了一個(gè) FIR 低通濾波器 ,說(shuō)明 FIR 數(shù)字濾波器的具體實(shí)現(xiàn)方法，采用模塊化、參數(shù)化的設(shè)計(jì)思想，對(duì)整個(gè) FIR 濾波器的功能模塊進(jìn)行了劃分，以及各個(gè)功能模塊的具體設(shè)計(jì)與波形仿真。 本章小結(jié) FIR 濾波器的功能模塊的劃分，描述了各個(gè)功能模塊的具體設(shè)計(jì)，并給出其仿真波形。 圖 乘法模塊仿真波形 當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果，仿真結(jié)果完全符合設(shè)計(jì)要求。 END a。 end if。amp。 s1( 3 DOWNTO 0)=0000。 PORT ( clk : IN STD_LOGIC。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 add_1 是 輸入信號(hào) Din1 的寬度， shift_2 是輸入信號(hào) Din2 的寬度， add_3 是輸出信號(hào) Dout 的寬度； 3 個(gè)參數(shù)的數(shù)據(jù)類(lèi)型均為整數(shù)類(lèi)型，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。event and clk =39。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 23 頁(yè) 共 36 頁(yè) END add121616。 USE 。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。在 dff8 模塊的實(shí)體說(shuō)明中又定義了 2 個(gè)參數(shù)， width_1 是輸入信號(hào)的寬度， width_2 是輸出信號(hào)的寬度； 2 個(gè)參數(shù)的數(shù)據(jù)類(lèi)型均為整數(shù)類(lèi)型 ，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。) THEN Dout = Din。 ARCHITECTURE a OF dff8 IS BEGIN 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 21 頁(yè) 共 36 頁(yè) PROCESS(clk,clear) BEGIN IF clear=39。 USE 。設(shè)計(jì)處理包括語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查、邏輯 優(yōu)化和綜合、適配和分割、布局和布線(xiàn)及生成編程數(shù)據(jù)文件等七個(gè)步驟。 FPGA 設(shè)計(jì)是指利用 EDA 軟件 (Altera 公司的 Max+plusⅡ 、 QuartusⅡ 等 )和編程工具對(duì)器件進(jìn)行開(kāi)發(fā)的過(guò)程。 FIR 數(shù)字濾波器分布式算法的基本原理 分布式算法（ Distributed Arithmetic, DA）是 1973 年由 Crosier 提出來(lái)的，后來(lái) Peled 和 Liu 進(jìn)行了推廣工作，直到現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）的查找表（ Look Up Table LUT）結(jié)構(gòu)的出現(xiàn)，這種方法才受到重視，其主要原理如下。 (2)濾波器系數(shù)的計(jì)算 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 15 頁(yè) 共 36 頁(yè) 采用 matlba 等輔助工具，確定滿(mǎn)足第一步所要求技術(shù)規(guī)范的傳遞函數(shù) H(z)的系數(shù)。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 13 頁(yè) 共 36 頁(yè) 圖 FIR 濾波器參數(shù)設(shè)置 FIR 濾波器系數(shù)如下圖 所示。當(dāng)選用最小 的旁瓣幅度時(shí)，雖能得到均勻光滑的幅度響應(yīng)和較小阻帶波動(dòng)，但過(guò)渡帶加寬。 圖 (a)簡(jiǎn)化乘法器數(shù)量的線(xiàn)性相位偶對(duì)稱(chēng) FIR 濾波器結(jié)構(gòu)圖 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 11 頁(yè) 共 36 頁(yè) 圖 (b)簡(jiǎn)化乘法器數(shù)量的線(xiàn)性相位奇對(duì)稱(chēng) FIR 濾波器結(jié)構(gòu)圖 此外， FIR 濾波器的結(jié)構(gòu)還有級(jí)聯(lián)型和格型，這兩種結(jié)構(gòu)可以獲得較高的靈敏度，但較少采用，主要原因是 :第一，對(duì)大多數(shù)線(xiàn)性相位 FIR 濾波器來(lái)說(shuō)，由于零點(diǎn)在 Z 平面內(nèi)或多或少是均勻鋪開(kāi)的，從而使濾波器對(duì)系數(shù)量化誤差的靈敏度很低 。之所以要利用有限精度數(shù)值實(shí)現(xiàn)濾波器，是因?yàn)閷?shí)際的濾波器系數(shù)只能用有限的二進(jìn)制位數(shù)來(lái)表示，就涉及到系數(shù)的字長(zhǎng)問(wèn)題。 DAC 把數(shù)字濾波后的輸出轉(zhuǎn)化成模擬值，這些模擬值接著被 模擬濾波器平滑，并且消去不需要的高頻分量。無(wú)偏的相位輸出時(shí)鐘和輸入時(shí)鐘信號(hào)，可以消除時(shí)鐘分配延遲。函數(shù)發(fā)生器 （ F＆ G 公司）為一個(gè)十六位分布式 SelectRAM 存儲(chǔ)器編程，或四輸入查找表或十六位的移位寄存器。高性能的外部存儲(chǔ)器接口，支持 CAM， QDR RAM， FCRAM， SDR / DDR 等存儲(chǔ)方式。設(shè)計(jì)人員可以更加容易地集成軟件和硬件 IP 核； VirtexII 器件包含多達(dá) 12 個(gè)時(shí)鐘管理器（數(shù)字時(shí)鐘管理器 DCM），可以在允許范圍內(nèi)的任何頻率的時(shí)鐘信號(hào)產(chǎn)生，并提高時(shí)鐘邊沿配置（時(shí)鐘邊沿位置）的準(zhǔn)確性，因此，下降到 百分之一的錯(cuò)誤。 自 1985 年以來(lái)，賽靈思公司推出了第一片現(xiàn)場(chǎng)可編程邏輯器件后的有近 20多年的發(fā)展過(guò)程中， FPGA 的集成技術(shù)已經(jīng)取得了令人矚目的發(fā)展：現(xiàn)場(chǎng)可編程邏輯器件從最初的可用的 1200 個(gè)門(mén)發(fā)展到 25 萬(wàn)個(gè)，再在 20 世紀(jì) 90 年代發(fā)展到幾十萬(wàn)，甚至數(shù)百萬(wàn)的單 FPGA 芯片，現(xiàn)場(chǎng)可編程器件集成達(dá)到了一個(gè)新的水平。 20 世紀(jì) 80 年代賽靈思公司推出了第一個(gè) FPGA，除了賽靈思外， Actel， Altera 公司，QuickLogic 公司和其他公司也生產(chǎn) FPGA 產(chǎn)品。 FIR 濾波器的階數(shù)增加，就會(huì)使得 ROM 的數(shù)目不斷的增加，所占用的資源也 不斷的增加，到目前為止沒(méi)有一個(gè)有效的方式，可以將 ROM 的數(shù)量跟 ROM 的規(guī)模減少。并行乘法器結(jié)構(gòu)比較復(fù)雜，但是如果能夠加上流水結(jié)構(gòu)，信號(hào)就能夠?qū)崿F(xiàn)高速的處理，但是它還是會(huì)受到處理速度和數(shù)量的限制。這種方法是芯片尺寸小，高性能，保密性好。 一類(lèi)通過(guò)軟件來(lái)設(shè)計(jì)實(shí)現(xiàn)，使用常見(jiàn)的電腦語(yǔ)言如高層次的 C / C + +跟 MATLAB 語(yǔ)言。 課題研究的意義 許多工程領(lǐng)域都涉及到如何能在強(qiáng)背景的噪聲信號(hào)和干擾信號(hào)中提取到真正的信號(hào)。 目前可以通過(guò)以下幾種方式在硬件中來(lái)實(shí)現(xiàn)。 FPGA 所具有得可編程邏輯的靈活性突破了流水線(xiàn)結(jié)構(gòu)和并行處理的局限性，可以很好的實(shí)現(xiàn)實(shí)時(shí)信號(hào)處理功能。因?yàn)樗皇且粋€(gè)簡(jiǎn)單的加法運(yùn)算。 根據(jù) FIR 濾波器的功能模塊的劃分，描述了各個(gè)功能模塊的具體設(shè)計(jì)，給出其仿真波形 ，并 通過(guò) QuartusⅡ 進(jìn)行了 仿真驗(yàn)證 。一個(gè) FPGA 由豐富的快速邏輯門(mén)結(jié)構(gòu)，寄存器和 I / O 組成。時(shí)鐘 DLL 控制 DCM 的技術(shù)，頻率高達(dá) 420MHz。 VirtexII 還支持片上和片外時(shí)鐘同步，并維持精確的 50/50 占空比。支持并口，串口。 圖 22 CLB 內(nèi)部結(jié)構(gòu)圖 Virtex II FPGA 的時(shí)鐘資源 Virtex II FPGA 具有十六個(gè)時(shí)鐘輸入引腳，底部有八個(gè)，另外八個(gè)在位于中間的邏輯陣列芯片上的頂部。通過(guò)對(duì)本章知識(shí)的掌握，對(duì)基于 FPGA 技術(shù)的下一個(gè)過(guò)濾器設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。 圖 抗混疊濾波器的作用 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 9 頁(yè) 共 36 頁(yè) FIR 數(shù)字濾波器理論 FIR 濾波器的數(shù)學(xué)表達(dá)式可用 K 階卷積來(lái)表示： ??? ???10 )()()(kk knxkhny ( 3–1) 其中 : K： FIR 濾波器的抽頭數(shù)； )(kh ：第 k 級(jí)抽頭系數(shù) (單位脈沖響應(yīng) )； )( knx ?