【正文】 時，行數(shù)據(jù)移位一次。 按鍵模塊 一位按鍵模塊 debounce如圖 46所示，模塊包括電平檢查模塊和延遲模塊。 圖 47 組合按鍵模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 20 串口通信模塊 串口接收 模塊 如圖 48所示，串口接收模塊由電平檢測模塊、波特率定時模塊和接收控制模塊組成。然而，采集數(shù)據(jù)要求“在周期的中間”，那么結(jié)果是 2082 / 2 ，結(jié)果等于 1041。然后該控制模塊就會將經(jīng) RX_Data反饋回來的數(shù)據(jù)緩沖至 FIFO模塊。讀完后自動加 1。 時鐘模塊 時鐘模塊主要實現(xiàn)讀寫時鐘芯片 DS1302 和驅(qū)動數(shù)碼管顯示時鐘。 Control模塊主要實現(xiàn)對位命令的功能化，具體命令分配如表 41所示。 編程思路： 計數(shù)器計滿 19,999(1ms),位選通信號 scan循環(huán)移位一次 ,寄存器 rsmg保存 data的后四位數(shù)據(jù)，具體參照表 42所示，同時根據(jù) rsmg的值譯碼送顯數(shù)碼管。將萬用表調(diào)至蜂鳴檔，對照點(diǎn)陣的原理圖紅筆連正極，黑筆接負(fù)極，觀察是否有相應(yīng)坐標(biāo)的 LED 點(diǎn)亮。 通過串口小助手發(fā)送數(shù)據(jù)，在一位數(shù)碼管上顯示數(shù)據(jù)，說明串口接收模塊正常工作。發(fā)現(xiàn)計數(shù)值錯誤，修改后能正常顯示且無閃爍。畢業(yè)設(shè)計的實踐性很強(qiáng)，通過畢業(yè)設(shè)計，使得我們對專業(yè)課程的理論認(rèn)識上升到實踐階段，提高了我們的動手能力與綜合所學(xué)知識并應(yīng)用到實踐的能力。這使我們具備了一定的將理論轉(zhuǎn)化為實際的能力，對以后走向社會工作崗位是大有裨益的。逝者安息，生者奮進(jìn)，徐老師的教誨學(xué)生銘記在心。 wire isdone。 wire [15:0] row_data。 /******************************/ 南昌航空大學(xué)學(xué)士學(xué)位論文 37 wire Read_Req_Sig。 output H2L_Sig。 H2L_F2 = H2L_F1。 /***************************/ reg [11:0]Count_BPS。 else Count_BPS = 1239。 input RSTn。 /********************************************************/ reg [3:0]i。 isCount = 139。b1。d5, 439。d10 : if( BPS_CLK ) begin i = i + 139。 isDone = 139。b0。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 239。 i = i + 139。 i = i + 139。 end endcase /****************。 2: begin isWrite = 139。 end else case( i ) 0: if( RX_Done_Sig ) begin isRX = 139。 reg isWrite。b0。d12 : begin i = i + 139。 rData[ i 2 ] = RX_Pin_In。d3, 439。b1。 rData = 839。 output [7:0]RX_Data。 /*********************************/ Endmodule 串口接收控制模塊 module rx_control_module ( CLK, RSTn, H2L_Sig, RX_Pin_In, BPS_CLK, RX_En_Sig, Count_Sig, RX_Data, RX_Done_Sig )。 else if( Count_Sig ) Count_BPS = Count_BPS + 139。 input Count_Sig。b1。 input RSTn。 wire Empty_Sig。 wire [31:0] data。有了這些，我們才能夠高效率的完成本次設(shè)計。但是，無情的病魔將我們和藹可親的徐老師帶到了另一個世界。 經(jīng)過近四個月的努力，從方案的設(shè)計之初查閱各種文獻(xiàn)資料，繪制原理圖，繪制PCB 板圖，焊接電路板，對電路板進(jìn) 行檢查，硬件電路的調(diào)試，到最后的整體軟硬件調(diào)試的成功，失敗教訓(xùn)與成功的喜悅，一個問題幾天的冥思苦想與解決問題后的釋懷，這些經(jīng)歷在很大程度上提高了我們綜合分析問題、解決問題的能力。 圖 51 實物硬件圖 南昌航空大學(xué)學(xué)士學(xué)位論文 29 總結(jié)與體會 這次畢業(yè)設(shè)計從原理圖設(shè)計， PCB 板圖的設(shè)計，總體電路的完成，到最后的軟件硬件的聯(lián)調(diào)。上、下、左、右鍵分別控制向上、下、左、右移動，說明移位程南昌航空大學(xué)學(xué)士學(xué)位論文 28 序正確。通過翻閱資料比較單片機(jī)與 FPGA 的不同之處，則考慮到 I/O 口類型不同，高低電壓值存在差別，于是在 74HC164 的數(shù) 據(jù)輸入端與地之間接上一個 104 電容后，正常顯示“好”字。若短路，應(yīng)仔細(xì)檢查線路，并作相應(yīng)改動。 其中， data為顯示的 6位數(shù)值（每四位二進(jìn)制表示一位 BCD碼）； smg_data驅(qū)動數(shù)碼管點(diǎn)亮； scan為數(shù)碼管位選通信號。 control模塊端口實例化程序： module control( input CLK, input RSTn, input [7:0] cmd, output done_sig, input [7:0] wrtime, output [7:0] rdtime, output [1:0] start, input done, output [7:0] addr, input [7:0] read_data, output [7:0] write_data )。 write_data 輸出作為點(diǎn)陣列驅(qū)動。 空標(biāo)志： FIFO已空或?qū)⒁諘r由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（ underflow）。 此 控制模塊一開始就 開啟 串口接收模塊 ，當(dāng)串口接收模塊完成一次性的讀取操作以后，就會反饋數(shù)據(jù) RX_Data 和完成信號 RX_Done_Sig。傳輸一位數(shù)據(jù)的周期是 。 以下為五位組合按鍵模塊的實例化程序： module key_interface ( input CLK, input RSTn, input [4:0]Key_In, output [4:0]Key_Out )。移位速度為 1/20s，如圖 45所示，當(dāng) key_left鍵按下時， rdata=3239。b1111_1111_1111_1110。b1111_1111_1111_1110時功能仿真波形如圖43所示，相隔 8個時鐘周期 ser更新一次數(shù)據(jù)，并且 sclk產(chǎn)生一脈沖將列數(shù)據(jù)移位一次。當(dāng)完成 一行的掃描輸出一個脈沖信號isdone。 Quartus II 可以利用第三方的綜合工具進(jìn)行邏輯綜合，也可以利用第三方的仿真工具（如 Modelsim）進(jìn)行仿真。 Verilog是專門為復(fù)雜數(shù)字系統(tǒng)的設(shè)計仿真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)的仿真和綜合。電路如圖 316 所示。 DS1302 的控制字如圖 314。當(dāng)該位置為 1時，時鐘振蕩器停止， DS1302 處于低功耗狀態(tài)；當(dāng)該位置為 0 時，時鐘開始運(yùn)行。 SCLK：串行時鐘，輸入； I/O：三線接口時的雙向數(shù)據(jù)線； CE：輸入信號，在讀、寫數(shù)據(jù)期間，必須為高。 圖 39 放大電路 時鐘模塊 時鐘模塊包括時鐘芯片和時鐘顯示模塊。如果兩個時鐘連在一起，則移位寄存器總是比存儲寄存器早一個脈沖，電路中，將兩個時鐘分開 圖 37引腳圖 控制，目的是先移好位，再存儲數(shù)據(jù)，這樣在移位的過程中， 可以保持輸出的數(shù)據(jù)。 8*8 點(diǎn)陣屏顯示原理是利用行列導(dǎo)通其中的 LED 來控制 64個 LED 的亮滅。 串行通信電路 串行通信電路由 RS232 串口電路和 JTAG 接口電路組成。 時鐘操作可通過 AM/PM 指示決定采用 24 或 12小時格式 。最終只需要制作兩塊同樣的板子拼湊成 32*16LED 點(diǎn)陣。 串行通信模塊 輸入接口模塊提供 PC上位機(jī)到 FPGA核心板傳輸數(shù)據(jù)的接口。其中Xilinx、 Altera 規(guī)模最大，市場占有率也最高。行掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。而對于 PLD/FPGA 設(shè)計者而言，兩種語言沒有太大差別。以上兩種應(yīng)用需要為 LED 提供電能及熱能保護(hù)，以增加其耐用性。 研究現(xiàn)狀 LED 照明發(fā)展非常迅速，年增長率超過 60%,隨著 LED 發(fā)光效率的不斷提升，封裝技術(shù)不斷改進(jìn)，驅(qū)動陸能和壽命的增加， LED 照明技術(shù)在未來 5 年內(nèi)會逐漸進(jìn)入千家萬戶。南昌航空大學(xué)學(xué)士學(xué)位論文 1 緒 論 研究意義 作為大型平板顯示設(shè)備的一種， LED顯示屏以其使用壽命長、維護(hù)費(fèi)用低、功耗低等特點(diǎn)在顯示領(lǐng)域占有重要的位置。設(shè)計中使用硬件描述語言進(jìn)行電路設(shè)計，可以隨時根據(jù)設(shè)計需要進(jìn)行修改，而不必對硬件進(jìn)行修改，它使系統(tǒng)的設(shè)計和調(diào)試非常方便，大大的縮短了產(chǎn)品的開發(fā)周期，降低了開發(fā)成本，也方便以后的系統(tǒng)升級。 LED 驅(qū)動器技術(shù)的發(fā)展體現(xiàn)在兩個方面：第一，離線式高功率因數(shù)校正可調(diào)光 LED 驅(qū)動器可替代鹵素?zé)簟谉霟艉蜔晒鉄?；第二?LED 驅(qū)動器能高效替代低壓鹵素?zé)?。從使用的角度看，對于集成電路?ASIC）設(shè)計人員來說，多是掌握 verilog，因為在 IC 設(shè)計領(lǐng)域， 90％以上的公司都是采用 verilog 進(jìn)行 IC 設(shè)計。驅(qū)動部分使用移位寄存器74HC595 和移位寄存器 74HC164 組成， 74HC595 負(fù)責(zé)列掃描數(shù)據(jù)， 74HC164 負(fù)責(zé)行掃描數(shù)據(jù)。 上位機(jī) FPGA 控制系統(tǒng) 點(diǎn)陣顯示模塊 串口通信 時鐘模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 4 第三章 基于 FPGA的 LED點(diǎn)陣硬件設(shè)計 方案論證與比較 FPGA 芯片選擇 當(dāng) 今主要設(shè)計和生產(chǎn)廠家有 Xilinx、 Altera、 Lattice、 Atmel 等公司。這塊芯片不僅內(nèi)部資源豐富，而且支持 NIOS，無論在性價比還是將來進(jìn)行功能拓展上都占據(jù)優(yōu)勢。行掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。 同時，可以 提供秒分時 、 日期 、年月 信息 ， 每月的天數(shù)和閏年的天數(shù)可自動調(diào)整 。 圖 31 電源接口及開關(guān)電路 南昌航空大學(xué)學(xué)士學(xué)位論文 6 時鐘振蕩電路 如圖 33所示， X1 為 20MHz 的有源晶振。 圖 34 RS232 串口電路 圖 35 JTAG 下載接口電路 圖 35 JTAG 下載接口電路 南昌航空大學(xué)學(xué)士學(xué)位論文 8 LED點(diǎn)陣及驅(qū)動電路 LED 點(diǎn)陣 點(diǎn)陣屏分為共陽和共陰兩種，本設(shè)計使用共陽型，如下圖 36 所示。數(shù)據(jù)在 SRCLK 的上升沿移位，在 RCLK 的上升沿進(jìn)入存儲寄存器；異步復(fù)位端 /SRCLK，低電平有效，電路中不使用復(fù)位端所以將此腳接 VCC。此時 I/O 口只需要提供幾毫安的灌電流即可控制其通斷。當(dāng) Vcc2Vcc1+ 時，由 Vcc2向 DS1302 供電，當(dāng) Vcc2 Vcc1 時，由 Vcc1 向 DS1302 供電。 秒寄存器（ 81h、 80h）的位 7定義為時鐘暫停標(biāo)志（ CH）。 圖 312 DS1302 有關(guān)日歷、時間的寄存器 圖 313 靜態(tài) RAM 南昌航空大學(xué)學(xué)士學(xué)位論