【正文】 ，模式 3，實(shí)現(xiàn)對(duì)單片機(jī)的定時(shí) /計(jì)數(shù)。 至此，定時(shí)器的設(shè)計(jì)介紹完畢。 對(duì)于定時(shí)器 /計(jì)數(shù)器 0 設(shè)置為模式 3，將使 TL0 和 TH0 成為兩個(gè)相互獨(dú)立的 8位計(jì)數(shù)器，圖 45 所示，其中 TL0 利用了定時(shí)器，本身的 一 些控制位， C/T,GATE,TR0,INT0,和 TF0 它的操作情況與模式 0 和模式 1 類似，但 TH0 被規(guī)定只用作定時(shí)器，對(duì)機(jī)器周期計(jì)數(shù)，它借用定時(shí)器，計(jì)數(shù)器 1 的控制位 TR1和 TF1，故此時(shí) TH0 控制了定時(shí)器 1 的中斷。 end if。 end if。 end if。 Else s_countl0=s_countl0+conv_unsigned(1,1)。 由上述對(duì)定時(shí)器 /計(jì)數(shù)器工作于模式 0 的原理分析可知，要實(shí)現(xiàn)這樣 個(gè)電路，其 VHDL 語(yǔ)言的結(jié)構(gòu)體應(yīng)該包括兩個(gè)大的部分：一是置中斷標(biāo)志位，二是改變計(jì)數(shù)寄存器的值，同時(shí)，改變計(jì)寄存器的值又可細(xì)分為兩塊 一 寫高 8 位寄存器和一 寫低 8 位寄存器。 TL0 TH0 低 8 位 高 8 位 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 21 這種模式下， 16 位寄存器只用了 13 位， TL1 高 3 位未用。 s_t0ff2=s_toff1。 end if。因此本設(shè)計(jì)實(shí)體的結(jié)構(gòu)體將有 3 個(gè)進(jìn)程來(lái)實(shí)現(xiàn)。對(duì)外部輸入信號(hào)的占空比并沒(méi)有什么限制，但為了確保某一給定的電平變化之前 至少被采樣一次，則這一電平至少要保持一個(gè)機(jī)器周期。它們分別為： 1. 立即尋址 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 16 2. 直接尋找 3. 寄存器尋址 4. 寄存器間接尋址 5. 變址尋址 6. 相對(duì)尋址 7. 位尋址 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 17 第四章 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 定時(shí)模塊設(shè)計(jì) MCS51 系列單片機(jī)有 2 個(gè)定時(shí)器 /計(jì)數(shù)器，即定時(shí)器 /計(jì)數(shù)器 0 和 1，在專用寄存器 TMOD（定時(shí)器方式）中，各有一個(gè)控制位（ C/T），分別用于控制定時(shí)器 /計(jì)數(shù)器 0 和 1 是工作在定時(shí)器方式還是 計(jì)數(shù) 方式。串行口的接收、發(fā)送數(shù)據(jù)均可觸發(fā)中斷系統(tǒng)。 /計(jì)數(shù)器 MCS51系列單片機(jī)有 兩個(gè)可編程定時(shí)器 /計(jì)數(shù)器，即定時(shí)器 /計(jì)數(shù)器 0和 1。這是因?yàn)椴捎昧瞬煌牟僮髦噶罴?EA 控制選擇。對(duì)于尚未定義的字節(jié)地址單元，用戶不能做寄存器使用，若訪問(wèn)沒(méi)有定義的單元，則得到一個(gè)不確定的隨機(jī)數(shù)。單元中的每 一 位都有自己的位地址，同時(shí)這 16個(gè)單元也可以進(jìn)行字節(jié) (8 位 )尋址。其分別是 :“外部中斷 0”對(duì)應(yīng)入口地 址是“ 0003H”“定時(shí)器 0 中斷”對(duì)應(yīng)入口地址是“ 000BH” ,” 外部中斷 1” 對(duì)應(yīng)入口地址是“ 0013H”；“定時(shí)器 1 中斷”對(duì)應(yīng)入口地址是“ 001BH”；“串行口中斷”基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 14 對(duì)應(yīng)入口地址是“ 0023H”。主振頻率越高，指令執(zhí)行速度越快。每個(gè)機(jī)器周期由 6 個(gè)狀態(tài)周期組成，即 S1， S2， S3， S4， S5， S6，而每個(gè)狀態(tài)周期又由兩個(gè)時(shí)相 Pl， P2(即 2 個(gè)主振振蕩周期 )。 累加器 A 是一個(gè) 8 位的累加器。因 此也可以說(shuō)是將MCS51 系列單片機(jī)的內(nèi)核分成了運(yùn)算器、控制器、定時(shí)器 /計(jì)數(shù)器、串行接口四個(gè)部分。主要包括微處理器 (CPU)、存儲(chǔ)器 (RAM， ROM)、輸入 /輸出接口 (I/O)，定時(shí) /計(jì)數(shù)器等功能部件。 Altera Quartus II（ 和更高版本）設(shè)計(jì)軟件是業(yè)界唯 提供 FPGA 和固定功基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 10 能 HardCopy 器件統(tǒng) 設(shè)計(jì)流程的設(shè)計(jì)工具。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 還具有以下優(yōu)點(diǎn)： (1)VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而化較少的精力于物理實(shí)現(xiàn)。 SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器 )技術(shù)的器件編程數(shù)據(jù)存儲(chǔ)于器件的RAM 區(qū)中，使之具有用戶設(shè)計(jì)的功能。復(fù)雜可編程邏輯器件 (CPLD) 、 PAL(ProgranunableArrayLogic ， 可 編 程 陣 列 邏 輯 ) 或GAL(GenericArrayLogic，通用陣列邏輯 )發(fā)展而來(lái)的。 (10)純硬件系統(tǒng)的高可靠性。 (3)設(shè)計(jì)文檔的管理。一般先按電 子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡諾圖 進(jìn)行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器 件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。 FPGA/CPLD 應(yīng)用的學(xué)習(xí)不需太多的預(yù)備知識(shí)，只要具有通常的數(shù)字電路和計(jì)算機(jī)編程基礎(chǔ)知識(shí)，就足以在短期內(nèi)掌握基本的設(shè)計(jì)方法和開發(fā)技巧。 FPGA/CPLD 的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。 (2)單片機(jī)本身的速度相對(duì) FPGA/CPLD 來(lái)顯得太慢。 （ 2） PC“跑飛” 在強(qiáng)干擾或某種偶然的因素下，任何單片機(jī)的程序計(jì)數(shù)器都極可能超出正常的程序流程“跑飛”，事實(shí)證明，無(wú)論多么優(yōu)秀的單片機(jī)，在手強(qiáng)電磁干擾情況下，單片機(jī)都無(wú)法保證其仍能正常工作而不進(jìn)入不可挽回的“死機(jī)”狀態(tài)。最早的設(shè)計(jì)理念是通過(guò)將大量外圍設(shè)備和 CPU 集成在一個(gè)芯片中，使計(jì)算機(jī)系統(tǒng)更小，更容易集成進(jìn)復(fù)雜的而對(duì)提及要求嚴(yán)格的控制設(shè)備當(dāng)中。 28 致謝 26 第五章 總結(jié)與展望 23 小結(jié) 22 模式 2 15 第四章 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 6 FPGA/CPLD 簡(jiǎn)介 4 EDA 技術(shù)的含義 隨著可編程邏輯控制器技術(shù)的發(fā)展越來(lái)越成熟，為單片機(jī)的發(fā)展開辟了新的途徑，為單片機(jī)的設(shè)計(jì)與升級(jí)提供了一種新的方法。本課題研究表明，應(yīng)用 EDA 技術(shù)實(shí)現(xiàn)單片機(jī)的結(jié)構(gòu)設(shè)計(jì)發(fā)放時(shí)完全可行的，并符合單片機(jī)更快速、更高效的發(fā)展趨勢(shì)。 I Abstract 9 第三章 MCS51 單片機(jī)的反向解剖 盡管他的大部分功能集成在一塊小芯片上，但是它具有一個(gè)完整計(jì)算機(jī)所需要的大部分部件： CPU、內(nèi)存、內(nèi)部和外部總線系統(tǒng)，目前大部分還會(huì)具有外存。現(xiàn)代人類生活中所用的幾乎每件電子和機(jī)械產(chǎn)品中都會(huì)集成有單片機(jī)。 單片機(jī)與 FPGA/CPLD 的對(duì)比 在傳統(tǒng)的控制系統(tǒng)中，人們常常采用單片機(jī)作為控制核心。 (3)單片機(jī)各引腳的功能是確定的，而 FPGA/CPLD 可以根據(jù)需要用軟件改變各引腳的功能。 (4)開發(fā)工具和設(shè)計(jì)屠言標(biāo)準(zhǔn)化，開發(fā)周期短。最后以 EDA 開發(fā)軟件 Quartus II 為設(shè)計(jì)平臺(tái)，經(jīng)過(guò)編譯、調(diào)試、修改、仿真測(cè)試，完成了對(duì) MCS51 單片機(jī)的定時(shí)控制模塊的設(shè)計(jì)與實(shí)現(xiàn)。 利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。 (3)設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易 管理。 (6)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 自頂向下的設(shè)計(jì)（即 TOP_DOWN設(shè)計(jì)）是從系統(tǒng)級(jí)開始，把系統(tǒng)劃分為數(shù)基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 7 個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接用 EDA元件庫(kù)中的元件來(lái)實(shí)現(xiàn)為止。因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程器件的用戶可編程特性。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 8 硬件描述語(yǔ)言 硬件描述語(yǔ)言 (HDLHardware Description Language)是 一 種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。 (4)VHDL 是 一 個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的 EDA 廠商支持，因 此移植性好 。 Quartus II design 是最高級(jí)和復(fù)雜的，用于 systemonaprogrammablechip (SOPC)的設(shè)計(jì)環(huán)境。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 MCS51 單片機(jī)內(nèi)部結(jié)構(gòu)與工作原理 8051 是 MCS－ 51系列單片機(jī)的最初產(chǎn)品，也是 MCS51 系列器件的核心。 運(yùn)算器包括算術(shù)邏輯部件 ALU、位處理器、累加器 A、寄存器 B、暫存器、以及程序狀態(tài)字寄存器 PSW 等。 程序狀態(tài)字寄存器 PSW，是一個(gè) 8 位的可讀寫寄存器，它的不同位包含了程序狀態(tài)的不同信息。在一個(gè)機(jī)器周期中通常出現(xiàn)兩次 ALE 信號(hào) (注意 :當(dāng)訪問(wèn)外部數(shù)據(jù)存儲(chǔ)器時(shí)，一個(gè)機(jī)器周期中將跳過(guò)一個(gè) ALE 脈沖 )，即從 ROM 中取兩次操作碼，讀入指令寄存器，指令周期的執(zhí)行開始于 S1P2 時(shí)刻，而總是結(jié)束于 S6P2 時(shí)刻。本設(shè)計(jì)為簡(jiǎn)便起見(jiàn)，并不打算采用 MCS51系列單片機(jī)原有的 CPU 時(shí)序中機(jī)器周期的概念，而是將各條指令均設(shè)計(jì)在 1 到 4 個(gè)時(shí)鐘周期內(nèi)完成，因此所形成的 IP核內(nèi)，一個(gè)時(shí)鐘周期內(nèi)所要完成的任務(wù)基本上和原有 MCS51 系列單片機(jī)中一個(gè)機(jī)器周期所要完成的任務(wù)基本一致 (少部分指令有差別 )，詳細(xì)的指令指令周期請(qǐng)參閱本文的 附錄部分。 MCS51 對(duì)其內(nèi)部的 RAM 有很豐富的操作指令，從而使得用戶設(shè)計(jì)程序時(shí)非常方便。 MCS51 中的特殊功能寄存器 SFR 是非常重要的，對(duì)于單片機(jī)的應(yīng)用者來(lái)說(shuō)掌握了 SFR，也就掌握了 MCS51。當(dāng)片內(nèi) RAM不夠用時(shí)，可以在片外擴(kuò)充數(shù)據(jù)存儲(chǔ)器。除程序的運(yùn)行控制外，其操作指令不分內(nèi)外，只有兩條 MOVC 指令；而數(shù)據(jù)存儲(chǔ)器則存放數(shù)據(jù)，片內(nèi)外操作指令不同，片外數(shù)據(jù)存儲(chǔ)器只有一條傳送指令，即 MOVX。特殊功能寄存器 TMOD(定時(shí)器 /計(jì)數(shù)器方式控制寄存器 )用于控制定時(shí)器 /計(jì)數(shù)器的工作模式和過(guò)方式。其基本指令共有 111 條，其中單字節(jié)指令 49條，雙字節(jié)指令 45條，三字節(jié)指令 17條。 選擇計(jì)數(shù)器工作方式時(shí)，技術(shù)脈沖來(lái)自相應(yīng)的外部輸入引腳 T0 或 T1。圖 41 中的 (a)圖就是本模塊設(shè)計(jì)完成后形成的符號(hào)文件。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 18 圖 41(a)MC8051_TMRCTR 圖 41(b)MC8051_SIU 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 19 12 分頻器的進(jìn)程代碼如下 s_count_enable=’1’ when s_pre_count=conv_unsign(11,4)else”0” p_divide_clk:process(clk,reset) begin if reset=’1’then s_pre_count=conv_unsigned(0,4)。 負(fù)跳變的檢測(cè)器，本文將以一個(gè)雙穩(wěn)態(tài)的觸發(fā)器來(lái)實(shí)現(xiàn)，實(shí)現(xiàn)觸發(fā)器的進(jìn)程如下 s_ext_edge0=’1’when(s_t0ff1=’0’ands_t0ff2=’1’)else’0’。 end if。 TR1 時(shí)專用寄存器 TCON 中的 個(gè)控制位， GATE是 TMOD 中的另一個(gè)控制位，引腳 INT 1 時(shí)外部中斷 1 的輸入端，再次另有么他用。 else s_tf0=’0’ end if 。 else s_c_t0=’1’ if s_ext_edge0=’1’th