【正文】 ，模式 3，實現(xiàn)對單片機的定時 /計數(shù)。 至此，定時器的設計介紹完畢。 對于定時器 /計數(shù)器 0 設置為模式 3，將使 TL0 和 TH0 成為兩個相互獨立的 8位計數(shù)器，圖 45 所示，其中 TL0 利用了定時器，本身的 一 些控制位， C/T,GATE,TR0,INT0,和 TF0 它的操作情況與模式 0 和模式 1 類似，但 TH0 被規(guī)定只用作定時器，對機器周期計數(shù)，它借用定時器，計數(shù)器 1 的控制位 TR1和 TF1，故此時 TH0 控制了定時器 1 的中斷。 end if。 end if。 end if。 Else s_countl0=s_countl0+conv_unsigned(1,1)。 由上述對定時器 /計數(shù)器工作于模式 0 的原理分析可知，要實現(xiàn)這樣 個電路，其 VHDL 語言的結構體應該包括兩個大的部分：一是置中斷標志位，二是改變計數(shù)寄存器的值，同時，改變計寄存器的值又可細分為兩塊 一 寫高 8 位寄存器和一 寫低 8 位寄存器。 TL0 TH0 低 8 位 高 8 位 基于 FPGA 的 MCS51 單片機的定時模塊設計 21 這種模式下， 16 位寄存器只用了 13 位， TL1 高 3 位未用。 s_t0ff2=s_toff1。 end if。因此本設計實體的結構體將有 3 個進程來實現(xiàn)。對外部輸入信號的占空比并沒有什么限制，但為了確保某一給定的電平變化之前 至少被采樣一次，則這一電平至少要保持一個機器周期。它們分別為： 1. 立即尋址 基于 FPGA 的 MCS51 單片機的定時模塊設計 16 2. 直接尋找 3. 寄存器尋址 4. 寄存器間接尋址 5. 變址尋址 6. 相對尋址 7. 位尋址 基于 FPGA 的 MCS51 單片機的定時模塊設計 17 第四章 MCS51 單片機的定時模塊設計 定時模塊設計 MCS51 系列單片機有 2 個定時器 /計數(shù)器，即定時器 /計數(shù)器 0 和 1，在專用寄存器 TMOD（定時器方式）中，各有一個控制位（ C/T），分別用于控制定時器 /計數(shù)器 0 和 1 是工作在定時器方式還是 計數(shù) 方式。串行口的接收、發(fā)送數(shù)據(jù)均可觸發(fā)中斷系統(tǒng)。 /計數(shù)器 MCS51系列單片機有 兩個可編程定時器 /計數(shù)器，即定時器 /計數(shù)器 0和 1。這是因為采用了不同的操作指令及 EA 控制選擇。對于尚未定義的字節(jié)地址單元，用戶不能做寄存器使用，若訪問沒有定義的單元，則得到一個不確定的隨機數(shù)。單元中的每 一 位都有自己的位地址，同時這 16個單元也可以進行字節(jié) (8 位 )尋址。其分別是 :“外部中斷 0”對應入口地 址是“ 0003H”“定時器 0 中斷”對應入口地址是“ 000BH” ,” 外部中斷 1” 對應入口地址是“ 0013H”；“定時器 1 中斷”對應入口地址是“ 001BH”；“串行口中斷”基于 FPGA 的 MCS51 單片機的定時模塊設計 14 對應入口地址是“ 0023H”。主振頻率越高，指令執(zhí)行速度越快。每個機器周期由 6 個狀態(tài)周期組成，即 S1， S2， S3， S4， S5， S6，而每個狀態(tài)周期又由兩個時相 Pl， P2(即 2 個主振振蕩周期 )。 累加器 A 是一個 8 位的累加器。因 此也可以說是將MCS51 系列單片機的內核分成了運算器、控制器、定時器 /計數(shù)器、串行接口四個部分。主要包括微處理器 (CPU)、存儲器 (RAM， ROM)、輸入 /輸出接口 (I/O)，定時 /計數(shù)器等功能部件。 Altera Quartus II（ 和更高版本）設計軟件是業(yè)界唯 提供 FPGA 和固定功基于 FPGA 的 MCS51 單片機的定時模塊設計 10 能 HardCopy 器件統(tǒng) 設計流程的設計工具。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。 VHDL 還具有以下優(yōu)點： (1)VHDL 的寬范圍描述能力使它成為高層次設計的核心，將設計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調試，而化較少的精力于物理實現(xiàn)。 SRAM(靜態(tài)隨機存取存儲器 )技術的器件編程數(shù)據(jù)存儲于器件的RAM 區(qū)中，使之具有用戶設計的功能。復雜可編程邏輯器件 (CPLD) 、 PAL(ProgranunableArrayLogic ， 可 編 程 陣 列 邏 輯 ) 或GAL(GenericArrayLogic，通用陣列邏輯 )發(fā)展而來的。 (10)純硬件系統(tǒng)的高可靠性。 (3)設計文檔的管理。一般先按電 子系統(tǒng)的具體功能要求進行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖 進行手工邏輯簡化，寫出布爾表達式，畫出相應的邏輯線路圖，再據(jù)此選擇元器 件，設計電路板，最后進行實測與調試。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了 EDA 技術的迅速發(fā)展。 FPGA/CPLD 應用的學習不需太多的預備知識，只要具有通常的數(shù)字電路和計算機編程基礎知識，就足以在短期內掌握基本的設計方法和開發(fā)技巧。 FPGA/CPLD 的時鐘延遲可達納秒級，結合其并行工作方式在超高速應用領域和實時測控方面有非常廣闊的應用前景。 (2)單片機本身的速度相對 FPGA/CPLD 來顯得太慢。 （ 2） PC“跑飛” 在強干擾或某種偶然的因素下，任何單片機的程序計數(shù)器都極可能超出正常的程序流程“跑飛”，事實證明，無論多么優(yōu)秀的單片機，在手強電磁干擾情況下，單片機都無法保證其仍能正常工作而不進入不可挽回的“死機”狀態(tài)。最早的設計理念是通過將大量外圍設備和 CPU 集成在一個芯片中，使計算機系統(tǒng)更小，更容易集成進復雜的而對提及要求嚴格的控制設備當中。 28 致謝 26 第五章 總結與展望 23 小結 22 模式 2 15 第四章 MCS51 單片機的定時模塊設計 6 FPGA/CPLD 簡介 4 EDA 技術的含義 隨著可編程邏輯控制器技術的發(fā)展越來越成熟，為單片機的發(fā)展開辟了新的途徑，為單片機的設計與升級提供了一種新的方法。本課題研究表明，應用 EDA 技術實現(xiàn)單片機的結構設計發(fā)放時完全可行的，并符合單片機更快速、更高效的發(fā)展趨勢。 I Abstract 9 第三章 MCS51 單片機的反向解剖 盡管他的大部分功能集成在一塊小芯片上，但是它具有一個完整計算機所需要的大部分部件： CPU、內存、內部和外部總線系統(tǒng)，目前大部分還會具有外存。現(xiàn)代人類生活中所用的幾乎每件電子和機械產品中都會集成有單片機。 單片機與 FPGA/CPLD 的對比 在傳統(tǒng)的控制系統(tǒng)中，人們常常采用單片機作為控制核心。 (3)單片機各引腳的功能是確定的，而 FPGA/CPLD 可以根據(jù)需要用軟件改變各引腳的功能。 (4)開發(fā)工具和設計屠言標準化，開發(fā)周期短。最后以 EDA 開發(fā)軟件 Quartus II 為設計平臺，經(jīng)過編譯、調試、修改、仿真測試，完成了對 MCS51 單片機的定時控制模塊的設計與實現(xiàn)。 利用 EDA 工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 (3)設計過程中產生大量文檔，不易 管理。 (6)適用于高效率大規(guī)模系統(tǒng)設計的自頂向下設計方案。 自頂向下的設計（即 TOP_DOWN設計）是從系統(tǒng)級開始，把系統(tǒng)劃分為數(shù)基于 FPGA 的 MCS51 單片機的定時模塊設計 7 個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接用 EDA元件庫中的元件來實現(xiàn)為止。因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程器件的用戶可編程特性。 基于 FPGA 的 MCS51 單片機的定時模塊設計 8 硬件描述語言 硬件描述語言 (HDLHardware Description Language)是 一 種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。 (4)VHDL 是 一 個標準語言，為眾多的 EDA 廠商支持，因 此移植性好 。 Quartus II design 是最高級和復雜的，用于 systemonaprogrammablechip (SOPC)的設計環(huán)境。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 MCS51 單片機內部結構與工作原理 8051 是 MCS－ 51系列單片機的最初產品，也是 MCS51 系列器件的核心。 運算器包括算術邏輯部件 ALU、位處理器、累加器 A、寄存器 B、暫存器、以及程序狀態(tài)字寄存器 PSW 等。 程序狀態(tài)字寄存器 PSW，是一個 8 位的可讀寫寄存器，它的不同位包含了程序狀態(tài)的不同信息。在一個機器周期中通常出現(xiàn)兩次 ALE 信號 (注意 :當訪問外部數(shù)據(jù)存儲器時，一個機器周期中將跳過一個 ALE 脈沖 )，即從 ROM 中取兩次操作碼，讀入指令寄存器，指令周期的執(zhí)行開始于 S1P2 時刻，而總是結束于 S6P2 時刻。本設計為簡便起見，并不打算采用 MCS51系列單片機原有的 CPU 時序中機器周期的概念，而是將各條指令均設計在 1 到 4 個時鐘周期內完成，因此所形成的 IP核內，一個時鐘周期內所要完成的任務基本上和原有 MCS51 系列單片機中一個機器周期所要完成的任務基本一致 (少部分指令有差別 )，詳細的指令指令周期請參閱本文的 附錄部分。 MCS51 對其內部的 RAM 有很豐富的操作指令，從而使得用戶設計程序時非常方便。 MCS51 中的特殊功能寄存器 SFR 是非常重要的，對于單片機的應用者來說掌握了 SFR，也就掌握了 MCS51。當片內 RAM不夠用時，可以在片外擴充數(shù)據(jù)存儲器。除程序的運行控制外，其操作指令不分內外，只有兩條 MOVC 指令；而數(shù)據(jù)存儲器則存放數(shù)據(jù)，片內外操作指令不同，片外數(shù)據(jù)存儲器只有一條傳送指令，即 MOVX。特殊功能寄存器 TMOD(定時器 /計數(shù)器方式控制寄存器 )用于控制定時器 /計數(shù)器的工作模式和過方式。其基本指令共有 111 條，其中單字節(jié)指令 49條，雙字節(jié)指令 45條，三字節(jié)指令 17條。 選擇計數(shù)器工作方式時，技術脈沖來自相應的外部輸入引腳 T0 或 T1。圖 41 中的 (a)圖就是本模塊設計完成后形成的符號文件。 基于 FPGA 的 MCS51 單片機的定時模塊設計 18 圖 41(a)MC8051_TMRCTR 圖 41(b)MC8051_SIU 基于 FPGA 的 MCS51 單片機的定時模塊設計 19 12 分頻器的進程代碼如下 s_count_enable=’1’ when s_pre_count=conv_unsign(11,4)else”0” p_divide_clk:process(clk,reset) begin if reset=’1’then s_pre_count=conv_unsigned(0,4)。 負跳變的檢測器，本文將以一個雙穩(wěn)態(tài)的觸發(fā)器來實現(xiàn)，實現(xiàn)觸發(fā)器的進程如下 s_ext_edge0=’1’when(s_t0ff1=’0’ands_t0ff2=’1’)else’0’。 end if。 TR1 時專用寄存器 TCON 中的 個控制位， GATE是 TMOD 中的另一個控制位，引腳 INT 1 時外部中斷 1 的輸入端，再次另有么他用。 else s_tf0=’0’ end if 。 else s_c_t0=’1’ if s_ext_edge0=’1’th