【正文】 設計方法的比較 傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設計中，手工設計占了較大的比例。這是與以 CPU 為主的電子系統(tǒng)相比。 EPROM/EEPROM(紫外線擦除電可編程 /電可擦寫可編程 )存儲器技術的可編程邏輯芯片能夠重復編程 100 次以上，系統(tǒng)掉電后編程信息也不會丟失。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完基于 FPGA 的 MCS51 單片機的定時模塊設計 9 成后，其他的設計就可以直接調用這個實體。 基于 FPGA 的 MCS51 單片機的定時模塊設計 11 第三章 MCS51 單片機的反向解剖 MCS51 單片機的結構、原理 MCS51 單片機概述 單片微型計算機 SCM(Single Chip MICroeomputer)，也稱作微控制器MicroController，是把微型計算機主要部分都集成在一個芯片上的單芯片微型計算機。由此可見， ALU 在算術運算以及控制處理方面的能力是很強的。s。地址為 2OH2FH 的 16個單元可以進行共 128位的位尋址，這些單元構成了 1 位處理器的存儲器空間。數(shù)據(jù)存儲器與程序存儲器全部 64K地址重疊；程序存儲器中片內外低 4K字節(jié)地址重疊；數(shù)據(jù)存儲器中片內外最低 128字節(jié)地址重疊。串行口有兩個物理上獨立地接收、發(fā)送緩沖器 SBUF，可以同時發(fā)送、接收數(shù)據(jù)，發(fā)送緩沖器只能寫入不能讀出，接收緩沖器只能讀出不能寫入，兩個緩沖器公用一個字節(jié)地址 (99H)。由于確認下一次跳變要 2 個機器周期，即 24 個振蕩器周期因此外部輸入的計數(shù)脈沖的最高頻率為振蕩器頻率的 1/24。 end if。 振蕩器 12 分頻 TF0 ≥ 1 amp。 Else If s_tmr_ctro_en=’1’then If s_c_t0=’0’then If s_count_enable=’1’then If s_count0=conv_unsigned(65311,16)then S_countl0=conv_unsigned(0,8)。 end if。 模式 3 操作模式 3 對于定時器 /計數(shù)器 0 的定時器 /計數(shù)器 1 時大不相同的。 圖 46 模式 0 下 T0 工作于定時方式 T1 工作于計數(shù)方式仿真圖 圖 47 的兩個定時器 /計數(shù)器工作于模 式 1 下，是兩個 16 的計數(shù)器，其溢出標志出現(xiàn)在計數(shù)器的值為 65535 后的一個有效脈沖到來之時 圖 47 模式 1 下 T0 工作于計數(shù)方式 T1 工作于定時方式仿真圖 圖 48 在模式 2 下兩個定時器 /計數(shù)器的工作仿真圖，在圖中我們可以看到，在溢出標志位產(chǎn)生以后，高 8 位計數(shù)寄存器的內容自動重載到低 8 位計數(shù)寄存器 基于 FPGA 的 MCS51 單片機的定時模塊設計 26 圖 48 模式 2 下 T0 工作于定時方式 T1 工作于計數(shù)方式仿真圖 圖 49 模式 3 下來年各個定時器 /計數(shù)器的工作仿真圖，有圖可知，定時器 /計數(shù)器 1 并沒有工作，而定時器 /計數(shù)器 0 則變成了兩個 8 位的定時器 /計數(shù) 器。圖中給 TL0,TL1 裝載的初值均為 1EH。它的工作方式如圖43 模式 2 模式 2 把定時器 /計數(shù)器寄存器 TL1（或 TL0）配置成一個可以自動重轉載的8 位計數(shù)器，如圖 44 所示， TL1 計數(shù)溢出時，不僅使溢出標志位 TF1 置 1，而且基于 FPGA 的 MCS51 單片機的定時模塊設計 23 還自動把 TH1 中內容裝載到 TL1 中。 這一段用于寫定時器，計數(shù)器 0 的高 8 位計數(shù)器寄存器 TH0 If wt_i=”10”and wt_en_i=’1’then s_counth0=unsigned(reload_i)。 else s_tf0=’0’ end if 。 end if。 基于 FPGA 的 MCS51 單片機的定時模塊設計 18 圖 41(a)MC8051_TMRCTR 圖 41(b)MC8051_SIU 基于 FPGA 的 MCS51 單片機的定時模塊設計 19 12 分頻器的進程代碼如下 s_count_enable=’1’ when s_pre_count=conv_unsign(11,4)else”0” p_divide_clk:process(clk,reset) begin if reset=’1’then s_pre_count=conv_unsigned(0,4)。 選擇計數(shù)器工作方式時，技術脈沖來自相應的外部輸入引腳 T0 或 T1。特殊功能寄存器 TMOD(定時器 /計數(shù)器方式控制寄存器 )用于控制定時器 /計數(shù)器的工作模式和過方式。當片內 RAM不夠用時，可以在片外擴充數(shù)據(jù)存儲器。 MCS51 對其內部的 RAM 有很豐富的操作指令，從而使得用戶設計程序時非常方便。在一個機器周期中通常出現(xiàn)兩次 ALE 信號 (注意 :當訪問外部數(shù)據(jù)存儲器時，一個機器周期中將跳過一個 ALE 脈沖 )，即從 ROM 中取兩次操作碼，讀入指令寄存器，指令周期的執(zhí)行開始于 S1P2 時刻，而總是結束于 S6P2 時刻。 運算器包括算術邏輯部件 ALU、位處理器、累加器 A、寄存器 B、暫存器、以及程序狀態(tài)字寄存器 PSW 等。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 (4)VHDL 是 一 個標準語言，為眾多的 EDA 廠商支持，因 此移植性好 。因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程器件的用戶可編程特性。 (6)適用于高效率大規(guī)模系統(tǒng)設計的自頂向下設計方案。 利用 EDA 工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 (4)開發(fā)工具和設計屠言標準化，開發(fā)周期短。 單片機與 FPGA/CPLD 的對比 在傳統(tǒng)的控制系統(tǒng)中，人們常常采用單片機作為控制核心。盡管他的大部分功能集成在一塊小芯片上，但是它具有一個完整計算機所需要的大部分部件： CPU、內存、內部和外部總線系統(tǒng)，目前大部分還會具有外存。隨著可編程邏輯控制器技術的發(fā)展越來越成熟，為單片機的發(fā)展開辟了新的途徑，為單片機的設計與升級提供了一種新的方法。 15 第四章 MCS51 單片機的定時模塊設計 23 小結 26 第五章 總結與展望 最早的設計理念是通過將大量外圍設備和 CPU 集成在一個芯片中，使計算機系統(tǒng)更小，更容易集成進復雜的而對提及要求嚴格的控制設備當中。 (2)單片機本身的速度相對 FPGA/CPLD 來顯得太慢。 FPGA/CPLD 應用的學習不需太多的預備知識，只要具有通常的數(shù)字電路和計算機編程基礎知識，就足以在短期內掌握基本的設計方法和開發(fā)技巧。一般先按電 子系統(tǒng)的具體功能要求進行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖 進行手工邏輯簡化，寫出布爾表達式，畫出相應的邏輯線路圖，再據(jù)此選擇元器 件，設計電路板，最后進行實測與調試。 (10)純硬件系統(tǒng)的高可靠性。 SRAM(靜態(tài)隨機存取存儲器 )技術的器件編程數(shù)據(jù)存儲于器件的RAM 區(qū)中，使之具有用戶設計的功能。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。主要包括微處理器 (CPU)、存儲器 (RAM， ROM)、輸入 /輸出接口 (I/O)，定時 /計數(shù)器等功能部件。 累加器 A 是一個 8 位的累加器。主振頻率越高，指令執(zhí)行速度越快。單元中的每 一 位都有自己的位地址，同時這 16個單元也可以進行字節(jié) (8 位 )尋址。這是因為采用了不同的操作指令及 EA 控制選擇。串行口的接收、發(fā)送數(shù)據(jù)均可觸發(fā)中斷系統(tǒng)。對外部輸入信號的占空比并沒有什么限制，但為了確保某一給定的電平變化之前 至少被采樣一次，則這一電平至少要保持一個機器周期。 end if。 TL0 TH0 低 8 位 高 8 位 基于 FPGA 的 MCS51 單片機的定時模塊設計 21 這種模式下， 16 位寄存器只用了 13 位， TL1 高 3 位未用。 Else s_countl0=s_countl0+conv_unsigned(1,1)。 end if。 對于定時器 /計數(shù)器 0 設置為模式 3，將使 TL0 和 TH0 成為兩個相互獨立的 8位計數(shù)器，圖 45 所示，其中 TL0 利用了定時器，本身的 一 些控制位， C/T,GATE,TR0,INT0,和 TF0 它的操作情況與模式 0 和模式 1 類似，但 TH0 被規(guī)定只用作定時器，對機器周期計數(shù)，它借用定時器，計數(shù)器 1 的控制位 TR1和 TF1，故此時 TH0 控制了定時器 1 的中斷。其高 8 位定時器 /計數(shù)器占用定時器 /計數(shù)器 1 的溢出標志位 圖 49 模式 3 下 T0 高 8 位工作于定時方式低 8 位工作于計數(shù)方式仿真圖 小結 定時器 /計數(shù)器有四種模式，分別是模式 0，模式 1，模式 2，模式 3，實現(xiàn)對單片機的定時 /計數(shù)。圖 46 兩個定時器/計數(shù)器均工作于模式 0 下，其中定時器 /計數(shù)器 0 工作于定時方式而定時器 /計數(shù)器 1 工作于計數(shù)方式的仿真圖。兩者實現(xiàn)的代碼也幾乎一樣，主要把視線模式 0 的代碼中常 數(shù) 65311 改為 65535 即可。 end if 。 If s_tmr_ctro_en=’1’then If (s_c_t0=’0’and s_count_enable=’1’)or (s_ext_edge0=’1’ands_c_t0=’1’)then If s_count=conv_unsigned(65311， 16)then s_tf0=’1’。 end if。 各 進程之間相互關聯(lián)，內部信號將作為傳輸 信息的紐帶。每個機器周期等于 12 個振蕩器周期，故計數(shù)速率為振 蕩器頻率的 1/12。 4 種工作方式中，前三種方式對兩個定時器 /計數(shù)器都是一樣的，方式 3 對兩者時不同的，這一點在設計時要注意。 MCS51 應用系統(tǒng)往往是一個應用系統(tǒng)。 MCS51系列單片機內部有 128 個字節(jié)的隨機存儲器 (RAM)，字節(jié)地址為 00H80H。一般情況下，算術邏輯操作發(fā)生在時相 P1期間 ，而內部寄存器之間的傳送發(fā)生在時相 P2 期間，這些內部時鐘信號無法從外部觀測，故用 XTAL2 振蕩信號作參考，而 ALE 可以用作外部工作狀態(tài)指示信號用。因此，下面就對應上述分法，看看原始的 MCS51 系列單片機的上述四個部分以及存儲器各自的結構和功能。系統(tǒng)設計者現(xiàn)在能夠用 Quartus II 軟件評估 HardCopy Stratix 器件的性能和功耗，相應地進行最大吞吐量設計。 (3)VHDL 的設計不依賴于特定的器件，方便了工藝的轉換?，F(xiàn)場可編程門陣列 (FPGA)是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結合在一起。 (5)開發(fā)技術的標準化、規(guī)范化以及 IP 核的可利用性。 EDA 技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了 設計者的勞動強度。除了不存在 SCM 所特有的復位不可靠與 PC 可能跑飛等固有缺陷外 ， FPGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。所以這一切導致了單片機應用系統(tǒng)開發(fā)效率低，開發(fā)周期時間長。 30 基于 FPGA 的 MCS51 單片機的定時模塊設計 1 第一章 緒 論 課程設計背景知識 單片機的特點 單片機屬于計算機的一個種類