【文章內(nèi)容簡介】 30 基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 1 第一章 緒 論 課程設(shè)計背景知識 單片機的特點 單片機屬于計算機的一個種類，是指一個集成在 一 塊芯片上的完整計算機系統(tǒng)。盡管他的大部分功能集成在一塊小芯片上，但是它具有一個完整計算機所需要的大部分部件： CPU、內(nèi)存、內(nèi)部和外部總線系統(tǒng)，目前大部分還會具有外存。同時集成諸如通訊接口、定時器，實時時鐘等外圍設(shè)備。而現(xiàn)在最強大的單片機系統(tǒng)甚至可以將聲音、圖像、網(wǎng)絡(luò)、復(fù)雜的輸入輸出系統(tǒng)集成在一塊芯片上。單片機也被稱為微控制器（ Microcontroler），是因為它最早被用在工業(yè)控制領(lǐng)域。單片機由芯片內(nèi)僅有 CPU 的專用處理器發(fā)展而來。最早的設(shè)計理念是通過將大量外圍設(shè)備和 CPU 集成在一個芯片中，使計算機系統(tǒng)更小，更容易集成進(jìn)復(fù)雜的而對提及要求嚴(yán)格的控制設(shè)備當(dāng)中。 單片機小巧靈活，成本低，易于產(chǎn)品化，因此單片機比專用處理器最適合應(yīng)用于嵌入式系統(tǒng)，它得到了最多的應(yīng)用。事實上單片機是世界上數(shù)量最多的計算機?，F(xiàn)代人類生活中所用的幾乎每件電子和機械產(chǎn)品中都會集成有單片機。單片機芯片本身是按工業(yè)測控環(huán)境要求設(shè)計的，能適應(yīng)各種惡劣環(huán)境，可靠性好，溫度適應(yīng)范圍寬。這是其他幾種無 法比擬的，單片鋸的邏輯控制功能很強，指令系統(tǒng)有各種控制功能用指令，很容易構(gòu)成各種規(guī)模的應(yīng)用系統(tǒng)，以擴展，可以很方便的實現(xiàn)多級和分布式控制。單片機已對人類社會產(chǎn)生了巨大的影響，尤其是美國 Intel 公司生產(chǎn)的 MCS51單片機，由于其具有集成度高、處理功能強、可靠性高、系統(tǒng)機構(gòu)簡單、價格低廉等優(yōu)點，客觀的發(fā)展表明， MCS51 可能最終形成事實上的 MCU芯片 單片機面臨的問題 （ 1）低速 由于單片機的工作方式是通過內(nèi)部的 CPU 逐條執(zhí)行的軟件指令來完成各種運算和邏輯功能的，因而 無論 多少高的可能的工作的工 作時鐘頻率和多么好的指令時序方式，在串行指令執(zhí)行方式面前，其工作速度和效率必將大打折扣。因此，單片機在實時仿真、高速工控或高速數(shù)據(jù)采樣等許多基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 2 領(lǐng)域尤顯力不從心。 （ 2） PC“跑飛” 在強干擾或某種偶然的因素下，任何單片機的程序計數(shù)器都極可能超出正常的程序流程“跑飛”，事實證明，無論多么優(yōu)秀的單片機，在手強電磁干擾情況下，單片機都無法保證其仍能正常工作而不進(jìn)入不可挽回的“死機”狀態(tài)。 （ 3）開發(fā)周期長 單片機是執(zhí)行軟件指令的方式實現(xiàn)邏輯功能的，不同的單片機通常具有不同的匯編語言，使得程序的可移植性差，此外，在開 發(fā)單片機的軟件程序中需要隨時顧及特定的單片機的應(yīng)簡潔共和外圍設(shè)備接口。所以這一切導(dǎo)致了單片機應(yīng)用系統(tǒng)開發(fā)效率低，開發(fā)周期時間長。 單片機與 FPGA/CPLD 的對比 在傳統(tǒng)的控制系統(tǒng)中，人們常常采用單片機作為控制核心。但這種方法硬件連線復(fù)雜，可靠性差，且單片機的端口數(shù)目，內(nèi)部定時器和中斷源的個數(shù)都有限，在實際應(yīng)用中往往需要外加擴展芯片，這無疑對系統(tǒng)的設(shè)計帶來諸多不便，現(xiàn)在有很多系統(tǒng)采用可編程邏輯器件 FPGA/CPLD，現(xiàn)場可編程門陣列，復(fù)雜可編程邏輯器件 )作為控制核心，它與傳統(tǒng)設(shè)計相比較，不僅簡化 了接口和控制，提高了系統(tǒng)的整體性能及工作可靠性，也為系統(tǒng)集成創(chuàng)造了條件。 下面我們來看單片機和 FPGA/CPLD 的對比： (1)單片機的學(xué)習(xí)效率較低。單片機直接面對硬件，大多數(shù)都使用匯編語言不同廠家生產(chǎn)的單片機其匯編語言也不同，并且，單片機編程還與硬件的連接方式有關(guān)，而 FPGA/CPLD 可使用標(biāo)準(zhǔn)硬件描述語言 VHDL(Very high Speed integrated Circuit Hardware Deseription Language)對所有型號的FPGA/CPLD 編程。同時， VHDL 是一種行為描 述語言，可以遠(yuǎn)離硬件編程，打破了軟硬件之間的屏障，使學(xué)習(xí)和設(shè)計的效率大大提高。 (2)單片機本身的速度相對 FPGA/CPLD 來顯得太慢。單片機是用指令排隊形式來執(zhí)行指令的，影響了速度的提高。而 FPGA/CPLD 在實時處理時均為并行工作，速度快。 (3)單片機各引腳的功能是確定的，而 FPGA/CPLD 可以根據(jù)需要用軟件改變各引腳的功能。 與 MCS51 單片機相比 FPGA/CPLD 的優(yōu)勢是多方面的，以下是他們基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 3 的優(yōu)點與優(yōu)勢。 (1)編程方式簡便、先進(jìn)。 FPGA/CPLD 產(chǎn)品越來越多地采用了先進(jìn)的在系統(tǒng)配置編程方式 。 (2)高速。 FPGA/CPLD 的時鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。 (3)高可靠性。除了不存在 SCM 所特有的復(fù)位不可靠與 PC 可能跑飛等固有缺陷外 ， FPGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。 (4)開發(fā)工具和設(shè)計屠言標(biāo)準(zhǔn)化，開發(fā)周期短。由于開發(fā)工具的通用性，設(shè)計語言的標(biāo)準(zhǔn)化以及設(shè)計過程幾乎與所用的 FPGA/CPLD 器件的硬件結(jié)構(gòu)沒有關(guān)系，使得設(shè)計成功的各類邏輯功能塊有很好的兼容性和可移植 性，它幾乎可用于任何型號的 FPGA/CPLD 從而使得片上系統(tǒng)的產(chǎn)品設(shè)計效率大幅度提高。 (5)功能強大，應(yīng)用廣闊。目前 FPGA/CPLD 可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片，利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計。 (6)易學(xué)易用，開發(fā)便捷。 FPGA/CPLD 應(yīng)用的學(xué)習(xí)不需太多的預(yù)備知識，只要具有通常的數(shù)字電路和計算機編程基礎(chǔ)知識，就足以在短期內(nèi)掌握基本的設(shè)計方法和開發(fā)技巧。 課程研究的目的以及要完成的任務(wù) 本課題的目的：該課程是為了能運用新的先進(jìn)的技術(shù)來實現(xiàn)單片機的功 能，來減少單片機本身的缺點，更好的發(fā)揮單片機本身的優(yōu)點，使單片機更加快速、小型化、高可靠性。 本課題的任務(wù)是：以硬件描述語言 (VHDL)完成整個系統(tǒng)邏輯的描述，采用 EDA 設(shè)計中 TOPDOWN 和模塊化設(shè)計思想進(jìn)行系統(tǒng)設(shè)計，靈活運用 VHDL 描述語言對設(shè)計對象進(jìn)行編程實現(xiàn)。最后以 EDA 開發(fā)軟件 Quartus II 為設(shè)計平臺，經(jīng)過編譯、調(diào)試、修改、仿真測試，完成了對 MCS51 單片機的定時控制模塊的設(shè)計與實現(xiàn)。 基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 4 第二章 相關(guān)技術(shù)介紹 EDA 技術(shù)簡介 EDA 技術(shù)的含義 EDA是電子設(shè)計自動化（ Electronic Design Automation）的縮寫，在 20世紀(jì) 90年代初從計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的。 20 世紀(jì) 90年代，國際上電子和計算機技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng) 的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。 EDA 技術(shù)就是以計算機為工具，設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了 設(shè)計者的勞動強度。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 EDA 設(shè)計的主要流程 主要流程包括：行為級描述，行為級優(yōu)化與 RTL 級描述的轉(zhuǎn)化選定工藝庫，確定約束條件，完成邏輯綜合與邏輯優(yōu)化，門級仿真，測試生成，布局布線 (Pamp。R: Place and Routing)，參數(shù)提取，后仿真，制版、流片。 基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 5 圖 2－ 1 EDA 設(shè)計流程圖 行為級描述 行為級優(yōu)化與 RTL 級描述的轉(zhuǎn)化 選定工藝庫，確定約束條件，完成邏輯綜合與邏輯優(yōu)化 門級仿真 測試生成 參數(shù)提取 后仿真 制版、流片 布局布線 (Pamp。R: Place and Routing) 基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 6 EDA 與傳統(tǒng)的設(shè)計方法的比較 傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計中，手工設(shè)計占了較大的比例。一般先按電 子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖 進(jìn)行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器 件，設(shè)計電路板，最后進(jìn)行實測與調(diào)試。手工設(shè)計方法的缺點是 : (l)復(fù)雜電路的設(shè)計、調(diào)試十分困難。 (2)如果某一過程存在錯誤，查找和修改十分不便。 (3)設(shè)計過程中產(chǎn)生大量文檔，不易 管理。 (4)對于集成電路設(shè)計而言，設(shè)計實現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 (5)只有在設(shè)計出樣機或生產(chǎn)出芯片后才能進(jìn)行實測。 相比之下， EDA 技術(shù)有很大不同 : (l)采用硬件描述語言 (HDL)作為設(shè)計輸入。 (2)庫 (Library)的引入。 (3)設(shè)計文檔的管理。 (4)強大的系統(tǒng)建模、電路仿真功能。 (5)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及 IP 核的可利用性。 (6)適用于高效率大規(guī)模系統(tǒng)設(shè)計的自頂向下設(shè)計方案。 (7)全方位地利用計算機自動設(shè)計、仿真和測試技術(shù)。 (8)對設(shè)計者的硬件知識和硬 件經(jīng)驗要求低。 (9)高速性能好。這是與以 CPU 為主的電子系統(tǒng)相比。 (10)純硬件系統(tǒng)的高可靠性。山東大學(xué)工程碩士論文 自頂向下 (TopDown)設(shè)計的基本概念 現(xiàn)代集成電路制造工藝技術(shù)的改進(jìn)，使得在一個芯片上集成數(shù)乃至數(shù)百萬個器件成為可能，但我們很難設(shè)想僅由一個設(shè)計師獨立設(shè)計如此大規(guī)模的電路而不出現(xiàn)錯誤。利用層次化、結(jié)構(gòu)化的設(shè)計方法，一個完整的硬件設(shè)計任務(wù)首先由總設(shè)計師劃分為若干個可操作的模塊，編制出相應(yīng)的模型（行為的或結(jié)構(gòu)的），通過仿真加以驗證后，再把這些模塊分配給下一層的設(shè)計師，這就允 許多個設(shè)計者同時設(shè)計一個硬件系統(tǒng)中的不同模塊，其中每個設(shè)計者負(fù)責(zé)自己所承擔(dān)的部分；而由上一層設(shè)計師對其下層設(shè)計者完成的設(shè)計用行為級上層模塊對其所做的設(shè)計進(jìn)行驗證。 自頂向下的設(shè)計（即 TOP_DOWN設(shè)計）是從系統(tǒng)級開始，把系統(tǒng)劃分為數(shù)基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 7 個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接用 EDA元件庫中的元件來實現(xiàn)為止。 對于設(shè)計開發(fā)整機電子產(chǎn)品的單位和個人來說，新產(chǎn)品的開發(fā)總是從系統(tǒng)設(shè)計入手，先進(jìn)行方案的總體論證、功能描述、任務(wù)和指標(biāo)的分配。隨著系統(tǒng)變得復(fù)雜和龐大，特別需要 在樣機問世之前，對產(chǎn)品的全貌有一定的預(yù)見性。目前，EDA技術(shù)的發(fā)展使得設(shè)計師有可能實現(xiàn)真正的自頂向下的設(shè)計。 FPGA/CPLD 簡介 FPGA 和 CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎?個單片集成電路中，其集成度己發(fā)展到現(xiàn)在的幾百萬門。復(fù)雜可編程邏輯器件 (CPLD) 、 PAL(ProgranunableArrayLogic ， 可 編 程 陣 列 邏 輯 ) 或GAL(GenericArrayLogic，通用陣列邏輯 )發(fā)展而來的。它采用全局金屬互連導(dǎo) 線，因而具有較大的延時可預(yù)測性，易于控制時序 邏輯，但功耗比較大。現(xiàn)場可編程門陣列 (FPGA)是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起。因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程器件的用戶可編程特性。 FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成陣列，又由可編程 I/O 單元圍繞陣列構(gòu)成整個芯片。其內(nèi)部資源是分段互連的，因而延時不可預(yù)測，只有編程完畢才可以實際測量CPLD 和 FPGA 建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 : Fuse/Antifuse(熔絲 /反熔絲 )技術(shù)的器件 只允許對器件編程一次，編程后不能修改，所以又被稱為 OTP 器件，即一次性可編程 (oneTimeProgralluning)器件。其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射千擾較強的惡劣環(huán)境。 EPROM/EEPROM(紫外線擦除電可編程 /電可擦寫可編程 )存儲器技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會丟失。 SRAM(靜態(tài)隨機存取存儲器 )技術(shù)的器件編程數(shù)據(jù)存儲于器件的RAM 區(qū)中，使之具有用戶設(shè)計的功能。在系統(tǒng)不加電時，編程數(shù)據(jù)存儲在EPROM， EEPROM 硬盤、或軟盤中。系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件，從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置。 基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 8 硬件描述語言 硬件描述語言 (HDLHardware Description Language)是 一 種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。例如 一 個 32 位的加法器，利用圖形輸入軟件需要輸入 500至 1000 個門，而利用 VHDL 語言只需要書寫 一行 A=B+C 即可，而且 VHDL 語言可讀性強，易于修改和 發(fā)現(xiàn)錯誤。早期的硬件描述語言，如 ABEL–HDL、 AHDL， 由不同的 EDA 廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完 成 。 為 了 克 服 以 上 不 足 ， 1985 年 美 國 國 防 部 正 式 推 出 了VHDL( Language) 語言，1987 年 IEEE 采納 VHDL 為硬件描述語言標(biāo)準(zhǔn) ()。 VHDL 是 一 種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次 ,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的 混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用 VHDL 來完成。 VHDL 還具有以下優(yōu)點： (1)VHDL 的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而化較少的精力于物理實現(xiàn)。 (2)VHDL 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。 (3)VHDL 的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 (4)VHDL 是 一 個標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因 此移植性好 。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于 般的計算機高級語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完基于 FPGA 的 MCS51 單片機的定時模塊設(shè)計 9 成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。 Quartus II 簡介 由于我此次設(shè)計使用 Verilog 和 Altera 公司推出的開發(fā)工具 Quartus II， 所以對此款工具詳細(xì)介紹。 Quartus II 是 Altera 公司 20xx 年 推出的 CPLD/FPGA 開發(fā)工具， Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化 系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強大的邏輯綜合工具； 完備的電路功能仿真與時序邏輯仿真工具； 定時 /時序分析與關(guān)鍵路徑延時分析； 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； 使用組合編譯方式可 次完成整體設(shè)計流程