【正文】 存儲(chǔ)器，它能滿足大多數(shù)控制型應(yīng)用場(chǎng)合的需要，用作處理問(wèn)題的數(shù)據(jù)緩沖器。 MCS51系列單片機(jī)內(nèi)部有 128 個(gè)字節(jié)的隨機(jī)存儲(chǔ)器 (RAM)，字節(jié)地址為 00H80H。其分別是 :“外部中斷 0”對(duì)應(yīng)入口地 址是“ 0003H”“定時(shí)器 0 中斷”對(duì)應(yīng)入口地址是“ 000BH” ,” 外部中斷 1” 對(duì)應(yīng)入口地址是“ 0013H”；“定時(shí)器 1 中斷”對(duì)應(yīng)入口地址是“ 001BH”；“串行口中斷”基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 14 對(duì)應(yīng)入口地址是“ 0023H”。一個(gè)微機(jī)系統(tǒng)之所以能夠按照 定的次序進(jìn)行工作，主要在于內(nèi)部存在著程序，程序?qū)嶋H上是由用戶程序形成的一串二進(jìn)制碼，該二進(jìn)制碼存放在程序存儲(chǔ)器之中， 8031 無(wú)內(nèi)部 ROM，所以只能外擴(kuò)EPROM 來(lái)存放程序 MCS51最多可以外擴(kuò) 64K字節(jié)程序存儲(chǔ)器， 64K程序存儲(chǔ)器有 5 個(gè)單元具有特殊的用途。所以在此僅簡(jiǎn)要介紹 一 下 MCS51 系列單片機(jī)的時(shí)序。其實(shí)不然，要分析各條指令的取指、執(zhí)行時(shí)序仍然是相當(dāng)復(fù)雜的。主振頻率越高，指令執(zhí)行速度越快。s 以及 4181。 MCS51系列單片機(jī)的指令周期一般只有 l2 個(gè)機(jī)器周期，只有乘、除兩條指令占 4 個(gè)機(jī)器周期，當(dāng)用 12MHz 晶體作主頻率時(shí)，執(zhí)行一條指令的時(shí)間，也就是一個(gè)指令 周期為 l181。一般情況下，算術(shù)邏輯操作發(fā)生在時(shí)相 P1期間 ，而內(nèi)部寄存器之間的傳送發(fā)生在時(shí)相 P2 期間，這些內(nèi)部時(shí)鐘信號(hào)無(wú)法從外部觀測(cè)，故用 XTAL2 振蕩信號(hào)作參考，而 ALE 可以用作外部工作狀態(tài)指示信號(hào)用。每個(gè)機(jī)器周期由 6 個(gè)狀態(tài)周期組成，即 S1， S2， S3， S4， S5， S6，而每個(gè)狀態(tài)周期又由兩個(gè)時(shí)相 Pl， P2(即 2 個(gè)主振振蕩周期 )。它只是根據(jù)所接收的指令，將來(lái)自累加器、程序或者數(shù)據(jù)存儲(chǔ)器 的數(shù)據(jù)進(jìn)行相應(yīng)的算術(shù)或者邏輯運(yùn)算，然后將運(yùn)算結(jié)果以及程序狀態(tài)字寄存器 PSW 的相關(guān)位以結(jié)果的形式輸出。其中進(jìn)位標(biāo)志位 Cy()、輔助進(jìn)位標(biāo)志位AC()和 OV()在執(zhí)行算術(shù)和邏輯指令時(shí)，可以由硬件或者軟件(Cy 可以有軟件置位或清零 )改變，因此運(yùn)算器應(yīng)該有上述三位狀態(tài)改變的輸出信息。 寄存器 B 是為執(zhí)行乘法和除法操作設(shè)置的，在不執(zhí)行乘、除法操 作的一般情況下，可以把它當(dāng)一個(gè)普通的寄存器使用。 累加器 A 是一個(gè) 8 位的累加器。 ALU 還具有一般微機(jī)的 ALU 所不具備的功能，即位處理操作，它可以對(duì)位 (bit)變量進(jìn)行處理，如置位、清零、測(cè)試轉(zhuǎn)移以及邏輯“與”、“或”、“非”等操作。該模塊的功能是實(shí)現(xiàn)數(shù)據(jù)的算術(shù)運(yùn)算、邏輯運(yùn)算、位變量處理和數(shù)據(jù)傳送等操作。因此，下面就對(duì)應(yīng)上述分法，看看原始的 MCS51 系列單片機(jī)的上述四個(gè)部分以及存儲(chǔ)器各自的結(jié)構(gòu)和功能。因 此也可以說(shuō)是將MCS51 系列單片機(jī)的內(nèi)核分成了運(yùn)算器、控制器、定時(shí)器 /計(jì)數(shù)器、串行接口四個(gè)部分。自頂向下 (TOPDown)的設(shè)計(jì)方法正是 EDA 技術(shù)相對(duì)于基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 12 傳統(tǒng)電子設(shè)計(jì)方式的優(yōu)勢(shì)所在，也只有在 EDA 技術(shù)得到快速發(fā)展的今天才成為可能。 8051 芯片的主要特征包括 : ① 64K 程序存儲(chǔ)地址空間和 64K數(shù) 據(jù)存儲(chǔ)地址空間； ② 4K 字節(jié)的片上程序存儲(chǔ)器和 128 字節(jié)的片上數(shù)據(jù) RAM； ③ 8bit 最優(yōu)化的用于控制應(yīng)用程序的 CPU； ④廣泛的布爾處理能力 (singlebitlogie)(相當(dāng)于一個(gè) 1 bit CPU)； ⑤兩個(gè) 16 bit 的定時(shí) /計(jì)數(shù)器； ⑥全雙工 DART(通用異步接收發(fā)送器 )； ⑦具有兩個(gè)優(yōu)先級(jí)的 5 個(gè)中斷源； ⑧ 32 個(gè)雙向 I/O 口； ⑨一個(gè)片內(nèi)振蕩器； 如果按照功能劃分， MCS51系列單片機(jī)由 8 個(gè)部件組成，即微處理器(CPU)，數(shù)據(jù)存儲(chǔ)器 (RAM)、程序存儲(chǔ)器 (ROM)(其中 8031 無(wú)片內(nèi)程序 存儲(chǔ)器 )、 I/O 口 (P0， P1， P2， P3)、定時(shí) /計(jì)數(shù)器、串行口、中斷系統(tǒng)以及特殊功能寄存器 SFR(SpecialFunCtionRegister)。尤其是美國(guó) Inter 司生產(chǎn)的 MCS51 系列單片機(jī)，由于其具有集成度高、處理能力強(qiáng)、可靠性高、系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、價(jià)格低廉等優(yōu)點(diǎn)，在我國(guó)己經(jīng)取得了廣泛的應(yīng)用，在智能儀器儀表、工業(yè)檢測(cè)控制、機(jī)電一體化等方面取得了令人矚目的成就。主要包括微處理器 (CPU)、存儲(chǔ)器 (RAM， ROM)、輸入 /輸出接口 (I/O)，定時(shí) /計(jì)數(shù)器等功能部件。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺(tái)支持 個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 HardCopy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 Altera Quartus II（ 和更高版本）設(shè)計(jì)軟件是業(yè)界唯 提供 FPGA 和固定功基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 10 能 HardCopy 器件統(tǒng) 設(shè)計(jì)流程的設(shè)計(jì)工具。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決 了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA 與 maskprogrammed devices 開(kāi)發(fā)的統(tǒng) 工作流程。 QuartusII design 提供完善的 timing closure 和 LogicLock 基于塊的設(shè)計(jì)流程。 Quartus II 是 Altera 公司 20xx 年 推出的 CPLD/FPGA 開(kāi)發(fā)工具， Quartus II提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化 系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件； 使用組合編譯方式可 次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 (3)VHDL 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 VHDL 還具有以下優(yōu)點(diǎn)： (1)VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而化較少的精力于物理實(shí)現(xiàn)。 為 了 克 服 以 上 不 足 ， 1985 年 美 國(guó) 國(guó) 防 部 正 式 推 出 了VHDL( Language) 語(yǔ)言，1987 年 IEEE 采納 VHDL 為硬件描述語(yǔ)言標(biāo)準(zhǔn) ()。例如 一 個(gè) 32 位的加法器，利用圖形輸入軟件需要輸入 500至 1000 個(gè)門，而利用 VHDL 語(yǔ)言只需要書(shū)寫 一行 A=B+C 即可，而且 VHDL 語(yǔ)言可讀性強(qiáng)，易于修改和 發(fā)現(xiàn)錯(cuò)誤。系統(tǒng)加電時(shí)將這些編程數(shù)據(jù)即時(shí)寫入可編程器件，從而實(shí)現(xiàn)板級(jí)或系統(tǒng)級(jí)的動(dòng)態(tài)配置。 SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器 )技術(shù)的器件編程數(shù)據(jù)存儲(chǔ)于器件的RAM 區(qū)中，使之具有用戶設(shè)計(jì)的功能。其優(yōu)點(diǎn)是集成度、工作頻率和可靠性都很高，適用于電磁輻射千擾較強(qiáng)的惡劣環(huán)境。 FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成陣列，又由可編程 I/O 單元圍繞陣列構(gòu)成整個(gè)芯片?，F(xiàn)場(chǎng)可編程門陣列 (FPGA)是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來(lái)的，并將它們的特性結(jié)合在一起。復(fù)雜可編程邏輯器件 (CPLD) 、 PAL(ProgranunableArrayLogic ， 可 編 程 陣 列 邏 輯 ) 或GAL(GenericArrayLogic，通用陣列邏輯 )發(fā)展而來(lái)的。目前，EDA技術(shù)的發(fā)展使得設(shè)計(jì)師有可能實(shí)現(xiàn)真正的自頂向下的設(shè)計(jì)。 對(duì)于設(shè)計(jì)開(kāi)發(fā)整機(jī)電子產(chǎn)品的單位和個(gè)人來(lái)說(shuō)，新產(chǎn)品的開(kāi)發(fā)總是從系統(tǒng)設(shè)計(jì)入手，先進(jìn)行方案的總體論證、功能描述、任務(wù)和指標(biāo)的分配。利用層次化、結(jié)構(gòu)化的設(shè)計(jì)方法，一個(gè)完整的硬件設(shè)計(jì)任務(wù)首先由總設(shè)計(jì)師劃分為若干個(gè)可操作的模塊，編制出相應(yīng)的模型（行為的或結(jié)構(gòu)的），通過(guò)仿真加以驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計(jì)師，這就允 許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)一個(gè)硬件系統(tǒng)中的不同模塊，其中每個(gè)設(shè)計(jì)者負(fù)責(zé)自己所承擔(dān)的部分；而由上一層設(shè)計(jì)師對(duì)其下層設(shè)計(jì)者完成的設(shè)計(jì)用行為級(jí)上層模塊對(duì)其所做的設(shè)計(jì)進(jìn)行驗(yàn)證。 (10)純硬件系統(tǒng)的高可靠性。 (9)高速性能好。 (7)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。 (5)開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及 IP 核的可利用性。 (3)設(shè)計(jì)文檔的管理。 相比之下， EDA 技術(shù)有很大不同 : (l)采用硬件描述語(yǔ)言 (HDL)作為設(shè)計(jì)輸入。 (4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 (2)如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便。一般先按電 子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫(huà)出真值表，用卡諾圖 進(jìn)行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫(huà)出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器 件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 5 圖 2－ 1 EDA 設(shè)計(jì)流程圖 行為級(jí)描述 行為級(jí)優(yōu)化與 RTL 級(jí)描述的轉(zhuǎn)化 選定工藝庫(kù)，確定約束條件，完成邏輯綜合與邏輯優(yōu)化 門級(jí)仿真 測(cè)試生成 參數(shù)提取 后仿真 制版、流片 布局布線 (Pamp。 EDA 設(shè)計(jì)的主要流程 主要流程包括：行為級(jí)描述，行為級(jí)優(yōu)化與 RTL 級(jí)描述的轉(zhuǎn)化選定工藝庫(kù)，確定約束條件，完成邏輯綜合與邏輯優(yōu)化，門級(jí)仿真，測(cè)試生成，布局布線 (Pamp。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了 設(shè)計(jì)者的勞動(dòng)強(qiáng)度。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng) 的設(shè)計(jì)帶來(lái)了極大的靈活性。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 4 第二章 相關(guān)技術(shù)介紹 EDA 技術(shù)簡(jiǎn)介 EDA 技術(shù)的含義 EDA是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫，在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來(lái)的。 本課題的任務(wù)是：以硬件描述語(yǔ)言 (VHDL)完成整個(gè)系統(tǒng)邏輯的描述，采用 EDA 設(shè)計(jì)中 TOPDOWN 和模塊化設(shè)計(jì)思想進(jìn)行系統(tǒng)設(shè)計(jì)，靈活