【正文】 H2L_Sig電平，然后拉低?；旧? rx_bps_module模塊只有在 Count_Sig拉高的時候，模塊才會開始計數(shù)。 寫指針：指向下一個要寫入的地址的，寫完自動加 1。 Cmd[ 7..0 ] 位命令 功能 0110_0000 變更年寄存器 0101_0000 變更月寄存器 0100_0000 變更日寄存器 0011_0000 變更時寄存器 0010_0000 變更分寄存器 0001_0000 變更秒寄存器 南昌航空大學學士學位論文 25 0000_0110 讀取年寄存器 0000_0101 讀取月寄存器 0000_0100 讀取日寄存器 0000_0011 讀取時寄存器 0000_0010 讀取分寄存器 0000_0001 讀取秒寄存器 表 41 功能分配 編程思路： 根據(jù)輸入的不同命令 cmd依據(jù)圖 312所示進行分配不同的操作碼至 _function模塊。 第三步，斷開電源線，把所有芯片全部插到芯片插槽中，接通電源，用手觸摸每塊芯片，看 是否發(fā)燙。 第七步：將時鐘顯示程序下載到 FPGA 中，發(fā)現(xiàn)數(shù)碼管六位顯示數(shù)據(jù)正常，但是顯示數(shù)據(jù)錯位，推斷為程序中接口部分程序錯誤，檢查后發(fā)現(xiàn)錯誤，修改后能正常顯示時分秒數(shù)據(jù)并不斷更新。 南昌航空大學學士學位論文 30 參考文獻 [1].王蓉 ,劉玉玲 ,余飛鴻 .LED 光源照明微投影儀系統(tǒng)設計 [J].光學 儀器 ,20xx ,28 (2):22. [2].王勇 .彩色顯像管對比度測試標準 [J].真空電子技術 ,20xx,3:43. [3].(美 ) 。 wire [31:0] rdata。 wire [7:0]FIFO_Write_Data。 end 南昌航空大學學士學位論文 38 /***************************************/ assign H2L_Sig = H2L_F2 amp。d0。 reg [7:0]rData。 end 439。b1。 end endcase /********************************************************/ assign Count_Sig = isCount。b1。d0。b0。d13 : begin i = 139。b1。d0 : if( H2L_Sig ) begin i = i + 139。 output Count_Sig。d0。 H2L_F2 = 139。 /******************************/ wire [7:0]FIFO_Read_Data。 還要感謝老師們?yōu)槲覀兊漠厴I(yè)設計提供了良好的設計環(huán)境和儀器設備。本次畢設只是起到拋磚引玉的作用。同過按鍵可以改變 顯示方式。要注意的是，電源和地一定不能短路。 編程思路： （ 1）根據(jù) start判斷進行讀操作還是寫操作 ； （ 2）讀操作或寫操作都需要先發(fā)送一個字節(jié)操作碼； 圖 411 時鐘芯片讀寫模塊 南昌航空大學學士學位論文 24 （ 3） 讀操作時，使 SIO作為輸入，依次讀取 DS1302輸入的 8位數(shù)據(jù)保存于 read_data； （ 4）寫操作時，使 SIO作為輸出口，依次發(fā)送 write_data的八位數(shù)據(jù)； （ 5）操作完畢時向外界發(fā)送一脈沖信號 done。 滿標志： FIFO已滿或將要滿時由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的寫操作繼續(xù)向 FIFO中寫數(shù)據(jù)而造成溢 出（ overflow）。本設計使用 9600bps傳輸速率。 rdata為原列數(shù)據(jù)， data為移動后的列數(shù)據(jù)。h55_55_F0_0A、 row_data=1639。 圖 41 Quartus II 設計流程 南昌航空大學學士學位論文 15 Quartus II 設計工具支持基于 VHDL、 Verilog HDL 和圖形的設計，其內部嵌有VHDL、 Verilog HDL 邏輯綜合器。 圖 315 數(shù)據(jù)讀寫時序 圖 314 控制字（即地址及命令字節(jié)） 圖 315 數(shù)據(jù)讀寫時序 南昌航空大學學士學位論文 13 3 .RTC 時鐘電路 時鐘顯示電路 本設計主要采用六位獨立的數(shù)碼管分別顯示時鐘。 秒寄存器（ 81h、 80h）的位 7定義為時鐘暫停標志（ CH）。此時 I/O 口只需要提供幾毫安的灌電流即可控制其通斷。 圖 34 RS232 串口電路 圖 35 JTAG 下載接口電路 圖 35 JTAG 下載接口電路 南昌航空大學學士學位論文 8 LED點陣及驅動電路 LED 點陣 點陣屏分為共陽和共陰兩種，本設計使用共陽型，如下圖 36 所示。 同時，可以 提供秒分時 、 日期 、年月 信息 ， 每月的天數(shù)和閏年的天數(shù)可自動調整 。這塊芯片不僅內部資源豐富，而且支持 NIOS，無論在性價比還是將來進行功能拓展上都占據(jù)優(yōu)勢。驅動部分使用移位寄存器74HC595 和移位寄存器 74HC164 組成， 74HC595 負責列掃描數(shù)據(jù)， 74HC164 負責行掃描數(shù)據(jù)。 LED 驅動器技術的發(fā)展體現(xiàn)在兩個方面：第一，離線式高功率因數(shù)校正可調光 LED 驅動器可替代鹵素燈、白熾燈和熒光燈；第二， LED 驅動器能高效替代低壓鹵素燈。南昌航空大學學士學位論文 1 緒 論 研究意義 作為大型平板顯示設備的一種， LED顯示屏以其使用壽命長、維護費用低、功耗低等特點在顯示領域占有重要的位置。以上兩種應用需要為 LED 提供電能及熱能保護，以增加其耐用性。行掃描采用三極管放大電流，加大掃描強度，提高點陣屏亮度。 串行通信模塊 輸入接口模塊提供 PC上位機到 FPGA核心板傳輸數(shù)據(jù)的接口。 時鐘操作可通過 AM/PM 指示決定采用 24 或 12小時格式 。 8*8 點陣屏顯示原理是利用行列導通其中的 LED 來控制 64個 LED 的亮滅。 圖 39 放大電路 時鐘模塊 時鐘模塊包括時鐘芯片和時鐘顯示模塊。當該位置為 1時，時鐘振蕩器停止， DS1302 處于低功耗狀態(tài)；當該位置為 0 時，時鐘開始運行。電路如圖 316 所示。 Quartus II 可以利用第三方的綜合工具進行邏輯綜合，也可以利用第三方的仿真工具（如 Modelsim）進行仿真。b1111_1111_1111_1110時功能仿真波形如圖43所示，相隔 8個時鐘周期 ser更新一次數(shù)據(jù)，并且 sclk產(chǎn)生一脈沖將列數(shù)據(jù)移位一次。移位速度為 1/20s，如圖 45所示，當 key_left鍵按下時， rdata=3239。傳輸一位數(shù)據(jù)的周期是 。 空標志： FIFO已空或將要空時由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（ underflow）。 control模塊端口實例化程序： module control( input CLK, input RSTn, input [7:0] cmd, output done_sig, input [7:0] wrtime, output [7:0] rdtime, output [1:0] start, input done, output [7:0] addr, input [7:0] read_data, output [7:0] write_data )。若短路，應仔細檢查線路，并作相應改動。上、下、左、右鍵分別控制向上、下、左、右移動，說明移位程南昌航空大學學士學位論文 28 序正確。 經(jīng)過近四個月的努力，從方案的設計之初查閱各種文獻資料，繪制原理圖，繪制PCB 板圖，焊接電路板，對電路板進 行檢查，硬件電路的調試，到最后的整體軟硬件調試的成功，失敗教訓與成功的喜悅，一個問題幾天的冥思苦想與解決問題后的釋懷，這些經(jīng)歷在很大程度上提高了我們綜合分析問題、解決問題的能力。有了這些，我們才能夠高效率的完成本次設計。 wire Empty_Sig。b1。 else if( Count_Sig ) Count_BPS = Count_BPS + 139。 output [7:0]RX_Data。b1。 rData[ i 2 ] = RX_Pin_In。b0。 end else case( i ) 0: if( RX_Done_Sig ) begin isRX = 139。 end endcase /****************。 i = i + 139。b0。d10 : if( BPS_CLK ) begin i = i + 139。b1。 /********************************************************/ reg [3:0]i。 else Count_BPS = 1239。 H2L_F2 = H2L_F1。 /******************************/ 南昌航空大學學士學位論文 37 wire Read_Req_Sig。 wire isdone。這使我們具備了一定的將理論轉化為實際的能力，對以后走向社會工作崗位是大有裨益的。發(fā)現(xiàn)計數(shù)值錯誤，修改后能正常顯示且無閃爍。將萬用表調至蜂鳴檔，對照點陣的原理圖紅筆連正極，黑筆接負極，觀察是否有相應坐標的 LED 點亮。 Control模塊主要實現(xiàn)對位命令的功能化，具體命令分配如表 41所示。讀完后自動加 1。然而，采集數(shù)據(jù)要求“在周期的中間”，那么結果是 2082 / 2 ，結果等于 1041。 按鍵模塊 一位按鍵模塊 debounce如圖 46所示，模塊包括電平檢查模塊和延遲模塊。同時 isdone產(chǎn)生一脈沖用于與其他模塊進行交互。使用 Quartus II內嵌的 SOPC Builder，配合 Nios II IDE 集成開發(fā)環(huán)境，可以開發(fā) Nios II 嵌入式軟核處理器 [2]。本設 計采用共陽數(shù)碼管。在任何的對時鐘和 RAM 的寫操作之前， WP位必須為 0。工作電壓寬達 ～ 。 LED 點陣驅動電路 驅動部分使用兩個帶存儲器的移位寄存器 74HC595 和兩個移位寄存器 74HC164 組成， 74HC595 負責列掃描數(shù)據(jù)， 74HC164 負責行掃描數(shù) 據(jù)。 電源接口及開關電路 如圖 31 所示，其中 F1為限流 的 F110 保險管 ,在電源的保護上起到了很大的作用。上位機使用字模提取工具將待顯示的數(shù)據(jù)發(fā)送至下位機 , JTAG下載線實現(xiàn) PC和 NiosⅡ系統(tǒng)間的通信。串口通信部分 通過 RS232 串口實現(xiàn)。 基于 FPGA 芯片控制全彩 LED 大屏幕圖像顯示系統(tǒng)系統(tǒng)設計隨著數(shù)字技術的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來有 LED、 LCD、 DLP 等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用 ARM+FPGA 脫機控制系統(tǒng)，也有用 PC+DVI 接口解碼芯片 +FPGA 芯片聯(lián)機控制系統(tǒng) 。壽命、單位面積亮度、三基色的偏差程度、點距、對比度、灰度等級 (包括灰度級數(shù)和線性度 )、掃描頻率等指標性能是衡量或橫向比較大型顯示設備好壞的標準。此外，值得關注的部分是受政府政策及推廣影響較為直接且快速的街燈應用可望成為照明產(chǎn)業(yè)中快速成長的第一棒。 時鐘模塊完成對時鐘芯片的讀寫，包括時鐘初始化和時鐘信息讀取，最終用數(shù)碼管顯示時鐘。這樣不僅能反復使用，還無需專門 的 FPGA 編程器，只需通用的 EPROM、 PROM 編程器即可。 綜合以上分析，本設計