【正文】 LED 點(diǎn)陣 點(diǎn)陣屏分為共陽和共陰兩種，本設(shè)計(jì)使用共陽型，如下圖 36 所示。 RS232 串口電路如圖 34所示： 圖 32 復(fù)位電路 圖 33 時(shí)鐘振蕩電路 南昌航空大學(xué)學(xué)士學(xué)位論文 7 圖 34中， RS232 串口電路使用 MAX232CPE 作為電平轉(zhuǎn)換芯片，通過串口線連接到計(jì)算機(jī)的 COM 口 (9 針 D 形口 )，用于 FPGA 與上位機(jī)通信以及和其他串口設(shè)備的數(shù)據(jù)交互。 圖 31 電源接口及開關(guān)電路 南昌航空大學(xué)學(xué)士學(xué)位論文 6 時(shí)鐘振蕩電路 如圖 33所示， X1 為 20MHz 的有源晶振。 復(fù)位電路 如圖 32 所示，該復(fù)位電路可以實(shí)現(xiàn)對(duì)系統(tǒng)的初始化作用。 同時(shí)，可以 提供秒分時(shí) 、 日期 、年月 信息 ， 每月的天數(shù)和閏年的天數(shù)可自動(dòng)調(diào)整 。 再次，考慮軟件編程，采用譯碼方式（方案一）驅(qū)動(dòng)可以簡化代碼，而采用移位南昌航空大學(xué)學(xué)士學(xué)位論文 5 方式（方案二）驅(qū)動(dòng)可拓展性更強(qiáng)。行掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。 FPGA核心板與 LED顯示模 塊之間的通信也是通過 RS232串口實(shí)現(xiàn)的。這塊芯片不僅內(nèi)部資源豐富，而且支持 NIOS，無論在性價(jià)比還是將來進(jìn)行功能拓展上都占據(jù)優(yōu)勢。工藝方面， Xilinx 和 Altera 生產(chǎn)的 FPGA 都是基于 SRAM 的工藝的，需要在使用時(shí)外接一個(gè)片外存儲(chǔ)以保存程序。 上位機(jī) FPGA 控制系統(tǒng) 點(diǎn)陣顯示模塊 串口通信 時(shí)鐘模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 4 第三章 基于 FPGA的 LED點(diǎn)陣硬件設(shè)計(jì) 方案論證與比較 FPGA 芯片選擇 當(dāng) 今主要設(shè)計(jì)和生產(chǎn)廠家有 Xilinx、 Altera、 Lattice、 Atmel 等公司。 用戶可以通過上位機(jī)軟件發(fā)送待顯示的數(shù)據(jù)給 FPGA 控制系統(tǒng)。驅(qū)動(dòng)部分使用移位寄存器74HC595 和移位寄存器 74HC164 組成， 74HC595 負(fù)責(zé)列掃描數(shù)據(jù)， 74HC164 負(fù)責(zé)行掃描數(shù)據(jù)。 南昌航空大學(xué)學(xué)士學(xué)位論文 3 第二章 系統(tǒng)組成及工作原理 系統(tǒng)組成 本設(shè)計(jì)要求使用 Altera公司的 FPGA芯片完成 32*16點(diǎn)陣式 LED點(diǎn)陣顯示屏的顯示，配備相應(yīng)的 PC 機(jī)軟件，實(shí)現(xiàn)上位機(jī)與下位機(jī)的通信，下位機(jī)實(shí)現(xiàn) 合攏、開簾 、上下左右移動(dòng)等顯示 形式 ，并可顯示時(shí)鐘。從使用的角度看，對(duì)于集成電路（ ASIC）設(shè)計(jì)人員來說，多是掌握 verilog，因?yàn)樵?IC 設(shè)計(jì)領(lǐng)域， 90％以上的公司都是采用 verilog 進(jìn)行 IC 設(shè)計(jì)。 盡管大尺寸液晶顯示在未來的幾年還有相當(dāng)大的市場份額，但針對(duì)大尺寸直下式背光源的驅(qū)動(dòng)和控制芯片的開發(fā)才剛剛有幾年的歷史。 LED 驅(qū)動(dòng)器技術(shù)的發(fā)展體現(xiàn)在兩個(gè)方面：第一，離線式高功率因數(shù)校正可調(diào)光 LED 驅(qū)動(dòng)器可替代鹵素?zé)?、白熾燈和熒光燈；第二?LED 驅(qū)動(dòng)器能高效替代低壓鹵素?zé)?。其中，以亞太地區(qū)的市場規(guī)模為最大、約占全球 %之比例，居次為北美的 %和歐洲之 %。設(shè)計(jì)中使用硬件描述語言進(jìn)行電路設(shè)計(jì)，可以隨時(shí)根據(jù)設(shè)計(jì)需要進(jìn)行修改，而不必對(duì)硬件進(jìn)行修改，它使系統(tǒng)的設(shè)計(jì)和調(diào)試非常方便，大大的縮短了產(chǎn)品的開發(fā)周期，降低了開發(fā)成本，也方便以后的系統(tǒng)升級(jí)。而這些指標(biāo)性能的優(yōu)劣 ,很大程度上決定于掃描控制器的性能。南昌航空大學(xué)學(xué)士學(xué)位論文 1 緒 論 研究意義 作為大型平板顯示設(shè)備的一種， LED顯示屏以其使用壽命長、維護(hù)費(fèi)用低、功耗低等特點(diǎn)在顯示領(lǐng)域占有重要的位置。因此對(duì)大屏幕全彩 LED顯示掃 描控制方法的研究有著重要的意義。 研究現(xiàn)狀 LED 照明發(fā)展非常迅速，年增長率超過 60%,隨著 LED 發(fā)光效率的不斷提升，封裝技術(shù)不斷改進(jìn)，驅(qū)動(dòng)陸能和壽命的增加， LED 照明技術(shù)在未來 5 年內(nèi)會(huì)逐漸進(jìn)入千家萬戶。以應(yīng)用產(chǎn)品來討論，戶外照明約占 12%，則具有相當(dāng)大的成長空間，尤其以占有全球 38%戶外照明的中國市場為最。以上兩種應(yīng)用需要為 LED 提供電能及熱能保護(hù)，以增加其耐用性。針對(duì) LED 背光源的特點(diǎn)，可以將復(fù)雜的控制技術(shù)和信號(hào)處理技術(shù)融合到背光源技術(shù)中，目前的做法是采用 FPGA，各家均有不同的算法和控制方法。而對(duì)于 PLD/FPGA 設(shè)計(jì)者而言，兩種語言沒有太大差別。基于 FPGA 的 LED 點(diǎn)陣顯示屏的系統(tǒng) 框圖如圖 21 所示： 圖 系統(tǒng)總體框 圖 圖 21 系統(tǒng)總體框圖 FPGA 控制模塊 控制 時(shí)鐘模塊、點(diǎn)陣顯示模塊、上位機(jī)通信模塊 的協(xié)同工作，并分析、 處理 接收 的數(shù)據(jù)。行掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。 工作原理 本設(shè)計(jì)的工作原理為：采用 FPGA 為核心控制模塊，通過接收上位機(jī)數(shù)據(jù)控制 LED點(diǎn)陣顯示信息。其中Xilinx、 Altera 規(guī)模最大，市場占有率也最高。上電時(shí)， FPGA 將外部存儲(chǔ)器中的數(shù)據(jù)讀入片內(nèi) RAM，完成配置后，進(jìn)入工作狀態(tài)；掉電后恢復(fù)為白片，內(nèi)部邏輯消失。 串行通信模塊 輸入接口模塊提供 PC上位機(jī)到 FPGA核心板傳輸數(shù)據(jù)的接口。 LED 點(diǎn)陣屏及驅(qū)動(dòng)電路 本設(shè)計(jì)采用 32 16LED點(diǎn)陣屏由 8塊 8 8LED點(diǎn)陣拼接而成，每一塊點(diǎn)陣都有 8行 8 列，因此總共有 16根行控制線和 32根列控制線。最終只需要制作兩塊同樣的板子拼湊成 32*16LED 點(diǎn)陣。 最后，考慮功耗，兩種方案使用的是 s芯片功耗已經(jīng)非常 小。 時(shí)鐘操作可通過 AM/PM 指示決定采用 24 或 12小時(shí)格式 。當(dāng)沒有按下時(shí)， KEY讀取到高電平。 串行通信電路 串行通信電路由 RS232 串口電路和 JTAG 接口電路組成。 JTAG 下載接口 JTAG 下載接口電路如圖 35 所示， 用于調(diào)試 FPGA。 8*8 點(diǎn)陣屏顯示原理是利用行列導(dǎo)通其中的 LED 來控制 64個(gè) LED 的亮滅。 主要 IC （ 1） 74HC595：硅結(jié)構(gòu)的 CMOS 集成電路， 兼容低電壓 TTL 電路。如果兩個(gè)時(shí)鐘連在一起，則移位寄存器總是比存儲(chǔ)寄存器早一個(gè)脈沖，電路中，將兩個(gè)時(shí)鐘分開 圖 37引腳圖 控制，目的是先移好位，再存儲(chǔ)數(shù)據(jù)，這樣在移位的過程中， 可以保持輸出的數(shù)據(jù)。 如圖 38 所示：輸入 A、 B 在 SCK 時(shí)鐘脈沖作用下移入寄存器。 圖 39 放大電路 時(shí)鐘模塊 時(shí)鐘模塊包括時(shí)鐘芯片和時(shí)鐘顯示模塊。 DS1302 的外部引腳分配如圖 310所示及內(nèi)部結(jié)構(gòu)如圖 311所示 。 SCLK：串行時(shí)鐘，輸入； I/O：三線接口時(shí)的雙向數(shù)據(jù)線； CE：輸入信號(hào)，在讀、寫數(shù)據(jù)期間，必須為高。當(dāng)為高時(shí)，選擇 12小時(shí)模式。當(dāng)該位置為 1時(shí)，時(shí)鐘振蕩器停止， DS1302 處于低功耗狀態(tài)；當(dāng)該位置為 0 時(shí)，時(shí)鐘開始運(yùn)行。 （ 2） DS1302 有關(guān) RAM 的地址 DS1302 中附加 31 字節(jié)靜態(tài) RAM 的地址如圖 313 所示。 DS1302 的控制字如圖 314。在控制字指令輸入后的下一個(gè) SCLK 時(shí)鐘的上升沿時(shí)，數(shù)據(jù)被寫入 DS1302，數(shù)據(jù)輸入從最低位（ 0位）開始。電路如圖 316 所示。 9012 為 PNP 型三極管，當(dāng) SEL 端出現(xiàn)低電平時(shí)，數(shù)碼管被選通。 Verilog是專門為復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)仿真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)的仿真和綜合。其中有許多語句，如 if語句、 case語句和 C語言中的對(duì)應(yīng)語句十分相似。 Quartus II 可以利用第三方的綜合工具進(jìn)行邏輯綜合，也可以利用第三方的仿真工具（如 Modelsim）進(jìn)行仿真。它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持 VHDL 和Verilog 混合仿真的仿真器，是進(jìn)行 FPGA/SOPC 設(shè)計(jì)的 RTL 級(jí)和門級(jí)電路仿真的首選。當(dāng)完成 一行的掃描輸出一個(gè)脈沖信號(hào)isdone。 以下代碼為 LED顯示模塊的端口例化程序： module displ_led( input clk, input rst, input [15:0] row_data, input [31:0] data, output rclk, output sclk, output ser, output AB, output s_clk, output isdone )。b1111_1111_1111_1110時(shí)功能仿真波形如圖43所示，相隔 8個(gè)時(shí)鐘周期 ser更新一次數(shù)據(jù)，并且 sclk產(chǎn)生一脈沖將列數(shù)據(jù)移位一次。以下程序?yàn)榇四K的例化程序： module row_control( input clk, input rst, input key_up, input key_down, input key_stop, output [15:0] row_data )。b1111_1111_1111_1110。 列數(shù)據(jù)控制模塊 列數(shù)據(jù)控制模塊主要實(shí)現(xiàn)左右移動(dòng)、開簾、合攏四種顯示方式的控制。移位速度為 1/20s，如圖 45所示，當(dāng) key_left鍵按下時(shí)， rdata=3239。 （ 2） 10ms延遲模塊檢測到 H2L_Sig為高電平時(shí)，就會(huì)利用 10ms過濾 H2L_Sig，拉高 輸出。 以下為五位組合按鍵模塊的實(shí)例化程序： module key_interface ( input CLK, input RSTn, input [4:0]Key_In, output [4:0]Key_Out )。 rx_bps_module模塊是產(chǎn)生波特率定時(shí)的功能模塊。傳輸一位數(shù)據(jù)的周期是 。 rx_control_module模塊是核心控制模塊。 此 控制模塊一開始就 開啟 串口接收模塊 ，當(dāng)串口接收模塊完成一次性的讀取操作以后，就會(huì)反饋數(shù)據(jù) RX_Data 和完成信號(hào) RX_Done_Sig。 FIFO的一些重要參數(shù) FIFO的寬度：也就是英文資料里?？吹降?THE WIDTH，它指的是 FIFO一次讀寫操作的數(shù)據(jù)位。 空標(biāo)志： FIFO已空或?qū)⒁諘r(shí)由 FIFO的狀態(tài)電路送出的一個(gè)信號(hào)，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（ underflow）。 圖 49 串口接收接口 南昌航空大學(xué)學(xué)士學(xué)位論文 22 串口接收數(shù)據(jù)處理 此模塊處理串口接收的十六進(jìn)制數(shù)據(jù)，取模之后作 LED 點(diǎn)陣的列驅(qū)動(dòng)，接收的數(shù)據(jù)顯示在 09 之間。 write_data 輸出作為點(diǎn)陣列驅(qū)動(dòng)。 圖 410 時(shí)鐘模塊 RTL 圖 南昌航空大學(xué)學(xué)士學(xué)位論文 23 讀寫時(shí)鐘芯片 如圖 410 所示，該模塊由 命令控制模塊和函數(shù)模塊組成。 control模塊端口實(shí)例化程序： module control( input CLK, input RSTn, input [7:0] cmd, output done_sig, input [7:0] wrtime, output [7:0] rdtime, output [1:0] start, input done, output [7:0] addr, input [7:0] read_data, output [7:0] write_data )。同時(shí)根據(jù)前四位為零時(shí)進(jìn)行的是讀操作，所以置 start為 2’ b01。 其中， data為顯示的 6位數(shù)值（每四位二進(jìn)制表示一位 BCD碼）； smg_data驅(qū)動(dòng)數(shù)碼管點(diǎn)亮； scan為數(shù)碼管位選通信號(hào)。對(duì)照硬件電路原理圖， PCB 板圖，用萬用表的蜂鳴檔檢查每條線路是否都導(dǎo)通。若短路，應(yīng)仔細(xì)檢查線路，并作相應(yīng)改動(dòng)。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。通過翻