【正文】 R 數(shù)字濾波器的具體設計內(nèi)容 濾波器的實現(xiàn)主要包括兩方面的內(nèi)容，首先選擇一個合理的結構，然后利用有限精度的數(shù)值來實現(xiàn)它。當選擇主瓣寬度較窄時，雖然得到較陡的過渡帶，但通帶和阻帶的波動明顯增加 。 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 14 頁 共 36 頁 圖 濾波器系數(shù)量化 量化后可得 FIR 濾波器的參數(shù)為： [12 18 13 29 13 52 14 162 242 162 14 52 13 29 13 18 12] 設計步驟 根據(jù)以上分析，濾波器的理論設計部分可以概括為以下 5 個步驟，用圖 加以總結說明： (1)規(guī)范設計要求 這一步驟包括濾波器類型 (如低通濾波器 )的確定，期望的幅度和相位響應和可接受的容差，以及確定抽樣頻率和輸入數(shù)據(jù)的字長。 12)(_2/ ????? Bbo u tta b leyy ( 4–4) L U T累加器寄存器2 1t a b l e _ o u tX0 ( B 1 )X1 ( B 1 )X( k 1 ) ( B 1 )………X0 1X1 1X( k 1 ) 1X0 0X1 0X( k 1 ) 0… … … …位 移 寄 存 器Y 圖 DA 算法結構圖 FPGA 設計流程 確定了濾波器的實現(xiàn)方案后，就可以借助 FPGA 來設計了。 此模塊程序如下： LIBRARY IEEE。139。 多位加法器的構成有兩種方式：并行進位和串行進位。 Dout:out signed (add_3 downto 0))。從語句 “ENTITY add121616 IS”開始到 “END add121616”為止是實體說明語句，在add121616 模塊功能的實體說明程序段中定義了 4 個端口， 4 個端口中包含 1 個時鐘信號， 2 個信號輸入端口， 1 個信號輸出端口。 mult_4:=12)。039。 END PROCESS。且波形基本沒有毛刺，設計完全符合設計要求。(2)： 57— 60. [9] 王新剛 ,楊家瑋 . 李建東 ,基于 FPGA高效實現(xiàn) FIR濾波器的研究 [J],西安電子科技大學信息科學研究所 ,20xx. [10] 趙金憲 ,吳三 ,王乃飛 .基于 FPGA并行分布式算法的 FIR濾波器的實現(xiàn)[M],(黑龍江科技學院電氣與信息工程學院，哈爾濱 , [11] 潘松，黃繼業(yè)，王國棟．現(xiàn)代 DSP技術．西安：西安電子科技大學出版社，20xx： 163— 186 [12] Hartley R． Sub expression Sharing in Filters Using Canonic Signed Digital Multiplier[J]， IEEE Transactions on Circuits and Systems II，1996， 30(10)： 677~88． [13] Goodman D J， Carry M J． Nine Digital Filters for Decimation and 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 32 頁 共 36 頁 Interpolation[J]． IEEE Transactions on Acoustics。 作者簽名： 日期： 年 月 日 學位論文版權使用授權書 本學位論文作者完全了解學校有關保留、使用學位論文的規(guī)定 ，同意學校保留并向國家有關部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。 作者簽名： 日 期： 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 38 頁 共 36 頁 學位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導師的指導下獨立進行研究所取得的研究成果。 (3) 可編程門陣列發(fā)展日新月異，除了運行速度大大提高，采用嵌入式處理器核 (如 aletar 的 nios 軟核和 ARM 硬核 )，高達 10M 字節(jié)的片上存儲器，千兆位級的串行收發(fā)器、硬連線的乘法器 (如 Viertxll 嵌入的 18 位乘法器能提供高達六千億次的乘法累加次數(shù) )等。70， 0， 0， 0， 177。event and clk=39。039。 USE 。 end if。 add_3:integer:=15。 圖 dff8 模塊的邏輯符號 寄存器的波形仿真如圖 所示。 ELSIF clear=39。 FIR 濾波器的總體結構 設計的 FIR 濾波器可以分為以下三種模塊：寄存器模塊、加法器模塊、乘法器模塊。 濾波器系數(shù)量化 本系統(tǒng)將采用 FPGA 實現(xiàn)，但 FPGA 只適合處理二進制 的整數(shù)，因此就存在一個將小數(shù)轉換為有限位二進制整數(shù)的問題，即有限字長問題，用有限字長來表示輸入和輸出信號、濾波器系數(shù)以及算術運算的結果。 濾波 器系數(shù)的計算 目前， FIR 濾波器的主要設計方法是建立在對理想濾波器頻率特性做某種近似的基礎上的，這些近似方法有窗函數(shù)法、頻率抽樣法和最佳一致法。 圖 抗混疊濾波器的作用 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 9 頁 共 36 頁 FIR 數(shù)字濾波器理論 FIR 濾波器的數(shù)學表達式可用 K 階卷積來表示： ??? ???10 )()()(kk knxkhny ( 3–1) 其中 : K： FIR 濾波器的抽頭數(shù)； )(kh ：第 k 級抽頭系數(shù) (單位脈沖響應 )； )( knx ? ：延時 k 個抽頭的輸入信號。 圖 22 CLB 內(nèi)部結構圖 Virtex II FPGA 的時鐘資源 Virtex II FPGA 具有十六個時鐘輸入引腳，底部有八個，另外八個在位于中間的邏輯陣列芯片上的頂部。 VirtexII 還支持片上和片外時鐘同步，并維持精確的 50/50 占空比。一個 FPGA 由豐富的快速邏輯門結構，寄存器和 I / O 組成。因為它只是一個簡單的加法運算。 目前可以通過以下幾種方式在硬件中來實現(xiàn)。 一類通過軟件來設計實現(xiàn)，使用常見的電腦語言如高層次的 C / C + +跟 MATLAB 語言。并行乘法器結構比較復雜，但是如果能夠加上流水結構，信號就能夠實現(xiàn)高速的處理，但是它還是會受到處理速度和數(shù)量的限制。 20 世紀 80 年代賽靈思公司推出了第一個 FPGA，除了賽靈思外， Actel， Altera 公司，QuickLogic 公司和其他公司也生產(chǎn) FPGA 產(chǎn)品。設計人員可以更加容易地集成軟件和硬件 IP 核； VirtexII 器件包含多達 12 個時鐘管理器（數(shù)字時鐘管理器 DCM），可以在允許范圍內(nèi)的任何頻率的時鐘信號產(chǎn)生，并提高時鐘邊沿配置（時鐘邊沿位置）的準確性，因此，下降到 百分之一的錯誤。函數(shù)發(fā)生器 （ F＆ G 公司）為一個十六位分布式 SelectRAM 存儲器編程，或四輸入查找表或十六位的移位寄存器。 DAC 把數(shù)字濾波后的輸出轉化成模擬值，這些模擬值接著被 模擬濾波器平滑，并且消去不需要的高頻分量。 圖 (a)簡化乘法器數(shù)量的線性相位偶對稱 FIR 濾波器結構圖 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 11 頁 共 36 頁 圖 (b)簡化乘法器數(shù)量的線性相位奇對稱 FIR 濾波器結構圖 此外， FIR 濾波器的結構還有級聯(lián)型和格型，這兩種結構可以獲得較高的靈敏度，但較少采用，主要原因是 :第一，對大多數(shù)線性相位 FIR 濾波器來說，由于零點在 Z 平面內(nèi)或多或少是均勻鋪開的，從而使濾波器對系數(shù)量化誤差的靈敏度很低 。 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 13 頁 共 36 頁 圖 FIR 濾波器參數(shù)設置 FIR 濾波器系數(shù)如下圖 所示。 FIR 數(shù)字濾波器分布式算法的基本原理 分布式算法（ Distributed Arithmetic, DA）是 1973 年由 Crosier 提出來的，后來 Peled 和 Liu 進行了推廣工作，直到現(xiàn)場可編程門陣列（ FPGA）的查找表（ Look Up Table LUT）結構的出現(xiàn)，這種方法才受到重視，其主要原理如下。設計處理包括語法檢查和設計規(guī)則檢查、邏輯 優(yōu)化和綜合、適配和分割、布局和布線及生成編程數(shù)據(jù)文件等七個步驟。 ARCHITECTURE a OF dff8 IS BEGIN 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 21 頁 共 36 頁 PROCESS(clk,clear) BEGIN IF clear=39。在 dff8 模塊的實體說明中又定義了 2 個參數(shù)， width_1 是輸入信號的寬度， width_2 是輸出信號的寬度； 2 個參數(shù)的數(shù)據(jù)類型均為整數(shù)類型 ，后面的數(shù)據(jù)是對參數(shù)賦予的值，改變這個值就修改了參數(shù)。 USE 。event and clk =39。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結果。 s1( 3 DOWNTO 0)=0000。 end if。 圖 乘法模塊仿真波形 當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結果，仿真結果完全符合設計要求。 (3) 設計了一個 FIR 低通濾波器 ,說明 FIR 數(shù)字濾波器的具體實現(xiàn)方法，采用模塊化、參數(shù)化的設計思想，對整個 FIR 濾波器的功能模塊進行了劃分，以及各個功能模塊的具體設計與波形仿真。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構的學位或學歷而使用過的材料。 作者簽名： 日期： 年 月 日 導師簽名： 日期： 年 月 日 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 39 頁 共 36 頁 注 意 事 項 （論文）的內(nèi)容包括： 1）封面（按教務處制定的標準封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字 左右）、關鍵詞 4）外文摘要、關鍵詞 5）目次頁（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結論 7）參考文獻 8）致謝 9）附錄（對論文支持必要時） ：理工類設計（論文）正文字數(shù)不少于 1 萬字（不包括圖紙、程序清單等）