【正文】 A S E _ O U T[ 8 : 0 ][ 8 : 0 ] 圖表 5：相位控制模塊 表格 3：相位控制模塊端口定義 引腳名稱 類型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 相位控制字 PHASE_IN Input PIN_4 信號(hào)數(shù)據(jù)輸入端 PHASE Output PIN_5 移相后數(shù)據(jù)輸出 3. 偏移控制 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁 第 23 頁 S k e w _ YR E S E TE NC L K _ K E YI N _ AO U T[ 8 : 0 ][ 8 : 0 ] 圖表 6：偏移控制模塊 表格 4：偏移控制模塊 端口定義 引腳名稱 類型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號(hào)數(shù)據(jù)輸入端 OUT Output PIN_5 偏移后數(shù)據(jù)輸出 4. 波幅控制 A m p l i t u d e[ 1 1 : 0 ][ 8 : 0 ]R E S E TE NC L K _ K E YI NO U T 圖表 7：波幅控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁 第 24 頁 表格 5：波幅控制模塊端口定義 引腳名稱 類型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號(hào)數(shù)據(jù)輸入端 OUT Output PIN_5 波幅變化后數(shù)據(jù)輸出 5. 波形 ROM 定制 圖表 8：正弦波形 ROM 定制 6. 波形數(shù)據(jù)產(chǎn)生模塊 D D S _ D A T A[ 8 : 0 ][ 3 : 0 ]C L KR E S E TC T R L _ D D SD D S _ D A T A 圖表 9：波形數(shù)據(jù)產(chǎn)生模塊 表格 6：波形數(shù)據(jù)產(chǎn)生模塊端口定義 引腳名稱 類型 編號(hào) 功能描述 CLK Input PIN_1 波形產(chǎn)生時(shí)鐘控制輸入端 RESET Input PIN_2 復(fù)位 低電 平復(fù)位 CTRL_DDS Input PIN_3 波形輸出類型控制端口 DDS_DATA Output PIN_4 波形數(shù)據(jù)輸出端口 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁 第 25 頁 7. 詳細(xì)設(shè)計(jì)總體原理框圖 CTRLC T R L _ D D SR E S E TC L KC L K _ D I VD D S _D A T AE NF R E Q U E N S _D D SS K E W _D D SP H A S E _D D SA M P L I T UD E _ D D SMUXP h a s eS k e w _ YA m p l i t u d eDATAREGD / AD A T A _ O U T 圖表 10：詳細(xì)設(shè)計(jì)總體原理框圖 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 26 頁 第四章 DDS 設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) DDS 設(shè)計(jì)的仿真 圖表 11： DDS方波產(chǎn)生仿真波形 圖表 12： DDS正弦波產(chǎn)生仿真波形 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 27 頁 圖表 13： DDS鋸齒波產(chǎn)生仿真波形 圖表 14： DDS三角波產(chǎn)生仿真波形 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 28 頁 DDS 設(shè)計(jì)的綜合 圖表 15： DDS系統(tǒng)綜合電路網(wǎng)表 DDS 設(shè)計(jì)結(jié)果分析報(bào)告 圖表 16： DDS綜合分析報(bào)告 DDS 邏輯分 析儀（ Signal Tap II）測試結(jié)果 圖表 17：三角波測試 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 29 頁 圖表 18：方波測試 圖表 19：正弦波測試 圖表 20：鋸齒波第五章 總結(jié)與展望 ___________________________________________________________________________________________ 共 30 頁 第 30 頁 第五章 總結(jié)與展望 總結(jié) 頻率源是電子系統(tǒng)的核心，現(xiàn)代雷達(dá)系統(tǒng)、現(xiàn)代通信系統(tǒng)和電子對(duì)抗系統(tǒng)對(duì)頻率源提出越來越高的要求，因此世界各國都十分重視頻率合成技術(shù)的研究。 參考文獻(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 32 頁 參考文獻(xiàn) [1] 夏宇聞 .復(fù)雜電路與系統(tǒng)的 Verilog HDL 設(shè)計(jì)技術(shù) .北京航天大學(xué)出版社 [2] 夏宇聞譯 .verilog HDL 數(shù)字設(shè)計(jì)與綜合 （第二版） .Ｓ mair Palnitkar [3] 杜慧敏 趙全良 .基于 Verilog 的 FPGA 設(shè)計(jì)基礎(chǔ) .西安電子科技大學(xué)出版社 [4] 張明編 .Verilog HDL 實(shí)用教程 .電子科技大學(xué)出版社 [5] 田耘 徐文波 .Xilinx FPGA 開發(fā)使用教程 .清華大學(xué)出版社 [6] 徐志軍．大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 .電子科技大學(xué)出版社 .20xx． 234— 245 [7] 潘松 .黃繼業(yè)． EDA技術(shù)與 .20xx． 389394 [8] 黃正瑾． CPLD系統(tǒng)技術(shù)入門與應(yīng)用 .電子工業(yè)出版社 .20xx [9] 黃志偉 .FPGA系統(tǒng)設(shè)計(jì)與實(shí)驗(yàn)．電子工業(yè)出版社 .20xx [10]Ouartus II User Manual． Altera Corporation． 20xx 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對(duì)我的幫助，在她的課堂上，我學(xué)習(xí)到的不僅僅是專業(yè)知識(shí)，更是深刻理解了集成電路設(shè)計(jì)的思想方法在設(shè)計(jì)中的重要性，她結(jié)合自己的科研經(jīng)歷真正使我感受到了理論與工程實(shí)踐的完美結(jié)合 。IrDA transceiver 2Mbyte SSRAM 功能模塊定義： 1． FPGA 設(shè)計(jì) 頂層模塊 : 頂層模塊主要用于分頻，定義系統(tǒng)的輸入和輸出端口。 (2)功能仿真。如果把綜合理解為映射過程，那么顯然這種映射不是唯一的，并且綜合的優(yōu)化也不是單純的或一個(gè)方向的。波形圖輸入方法則是將待設(shè)計(jì)的電路看成是一個(gè)黑盒子，只需告訴 EDA工具該黑盒子電路的輸入和輸出時(shí)序波形圖， EDA工具即能據(jù)此完成黑盒子電路 的設(shè)計(jì)。 PLL 常用于同步內(nèi)部器件時(shí)鐘和外部時(shí)鐘，使內(nèi)部工 作的時(shí)鐘頻率比外部時(shí)鐘更高，時(shí)鐘延遲和時(shí)鐘偏移最小，減小或調(diào)整時(shí)鐘到 輸出 (TC0)和建立 (TSU)時(shí)間。 Cyclone 器件支持大量的自外數(shù)據(jù)傳輸?shù)膯味?I， O 標(biāo)準(zhǔn)，包括 LVTTL、 LVCMOS、 PCL、SSTL2 和 SSTL3。 盡管 FPGA、 CPLD 和其它類型 PLD 的結(jié)構(gòu)各有其特點(diǎn)和長處，但概括起來，它們是由以下三大部分組成的： 一方面通過相位累加器的輸出截?cái)喾绞?,例如從 32 位的相位累加器結(jié)果中提取高 16 位作為 ROM 的查詢地址 ,由此而產(chǎn)生的誤差會(huì)對(duì)頻譜純度有影響 ,但是對(duì)波形的精度的影響是可以忽略的 。所以，可以認(rèn)為 DDS就是數(shù)字信號(hào)處理理論的延伸，是數(shù)字信號(hào)中信號(hào)合成的硬件實(shí)現(xiàn)問題。 由于 DDS的諸多優(yōu)點(diǎn)，使得它在各個(gè)領(lǐng)域得到廣泛的應(yīng)用。并結(jié)合在設(shè)計(jì)中的一些心得體會(huì)，提出了本設(shè)計(jì)中的一些不足和改進(jìn)意見。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和 DDS 的理論。 (4)輸出波形靈活 第一章 緒論 ___________________________________________________________________________________________ 共 30 頁 第 7 頁 只要在 DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制 FM、調(diào)相控制 PM和調(diào)幅控制 AM，即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生 FSK、 PSK、 ASK和 MSK等信號(hào)。此外， FPGA芯片支持在線可編程，只要根據(jù)設(shè)計(jì)需求，對(duì)系統(tǒng)進(jìn)行在線分析。一方面可以利用進(jìn)位鏈來實(shí)現(xiàn)快速、高效的電路結(jié)構(gòu) ,同時(shí)長的進(jìn)位鏈會(huì)減少其他邏輯的布線資源 ,限制整個(gè)系統(tǒng)速度的提高 。比較典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列，它們開發(fā)較早，占用了較大的 PLD 市場。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出 FPGA、 CPLD的優(yōu)勢。 第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 13 頁