【文章內容簡介】 波形，其工作過程為： (1) 確定頻率控制字 K； (2) 在時鐘脈沖正的控制下，該頻率控制字累加至相位累加器生成實時數字相位值； (3) 將相位值尋址 ROM 轉換成正弦表中相應 的數字幅碼。 (4) 模塊 DAC 實現將 NCO 產生的數字幅度值高速且線性地轉變?yōu)槟M幅度值， (5) DDS 產生的混疊干擾由 DAC 之后的低通濾波器濾除 。 FPGA、 CPLD 概述 FPGA(現場可編程門陣列 )與 CPLD(復雜可編程邏輯器件 )都是可編程邏輯器件，它們是在 PAL、 GAL 等邏輯器件的基礎之上發(fā)展起來的。同以往的 PAL、第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 11 頁 GAL 等相比較， FPGA、 CPLD 的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC 芯片。這樣的 FPGA、 CPLD 實際上就是一個子系統(tǒng)部件。這種芯片受到世界范圍內電子工程設計人員的廣泛關注和普遍歡 迎。經過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。比較典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列，它們開發(fā)較早，占用了較大的 PLD 市場。通常來說，在歐洲用 Xilinx 的人多，在日本和亞太地區(qū)用 ALTERA 的人多，在美國則是平分秋色。全球 PLD／ FPGA 產品 60％ 以上是由 Altera 和 Xilinx 提供的?？梢灾v Altera 和 Xilinx 共同決定了 PLD 技術的發(fā)展方向。當然還有許多其它類型器件，如： Lattice、 Vantis、 Actel、 Quicklogic、 Lucent 等。 盡管 FPGA、 CPLD 和其它類型 PLD 的結構各有其特點和長處，但概括起來，它們是由以下三大部分組成的： 邏輯單元：為一個二維邏輯塊陣列，構成了 PLD 器件的邏輯組成核心； 連線資源：連接邏輯塊的互連資源； 輸入輸出塊：由各種長度的連線線段組成，其中也有一些可編程的連接開關，它們用于邏輯塊、邏輯塊與輸入輸出塊之間的連接。 對用戶而言， CPLD 與 FPGA 的內部結構稍有不同，但用法一樣，所以多數情況下，不加以區(qū)分。 FPGA、 CPLD 芯片都是特殊的 ASIC 芯片，它們除了具有 ASIC 的特點之外， 還具有以下幾個優(yōu)點： 1．隨著 VISI(Very Large Scale IC，超大規(guī)模集成電路 )工藝的不斷提高單一芯片內部可以容納上百萬個晶體管， FPGA、 CPLD 芯片的規(guī)模也越來越大，其單片邏輯門數已達到上百萬門，它所能實現的功能也越來越強，同時也可以實現系統(tǒng)集成。 2． FPGA、 CPLD 芯片在出廠之前都做過百分之百的測試，不需要設計人員承擔投片風險和費用，設計人員只需在自己的實驗室里就可以通過相關的軟硬件環(huán)境來完成芯片的最終功能設計。所以， FPGA、 CPLD 的資金投入小，節(jié)省了許多潛在的花費。 3．用 戶可以反復地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現不同的功能。所以，用 FPGA／ PLD 試制樣片，能以最快的速度占領市場。 FPGA、 CPLD 軟件包中有各種輸入工具和仿真工具，及版圖設計工具和編第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 12 頁 程器等全線產品，電路設計人員在很短的時間內就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當電路有少量改動時，更能顯示出 FPGA、 CPLD的優(yōu)勢。電路設計人員使用 FPGA、 CPLD 進行電路設計時，不需要具備專門的IC(集成電路 )深層次的知識， FPGA、 CPLD 軟件易學易用，可以使設計人員更能集中精力進行電路設計，快速將產品推向市場。 Cyclone 系列介紹 Cyclone 是 Altera 中等規(guī)模 FPGA， 20xx 年 12 月份推出。從那以后，己向全球數千位不同的客戶交付了數百萬片，成為 Altera 歷史上采用最快的產品。它采用 u m工藝、全銅 SRAM 工藝、 內核供電，容量從 2910 個邏輯單元到20xx0 個邏輯單元，并嵌入了 4 級最多為 64 個 RAM 塊 (128x36bit)。 Cyclone 器件支持大量的自外數據傳輸的單端 I， O 標準，包括 LVTTL、 LVCMOS、 PCL、SSTL2 和 SSTL3。為滿足設計者更快數據速率和信號傳輸能力的需要， Cyclone器件還設有高達 311Mbps 的低壓差信令 (LVDS)兼容通道。由于采用 了特殊的三級布線結構，其裸片尺寸大大降低 。 Cyclone 器件的性能可與業(yè)界最快的 FPGA芯片相抗衡，是一種低成本 FPGA 系列，目前的主流產品，它具有以下特點： 可編程邏輯器件，具有實現宏功能的增強嵌入式陣列 (例如實現高效存儲和特殊的邏輯功能 )和實現一般功能的邏輯陣列，每個 EAB 的雙口能力達到 36 比特寬，可提供低價的可編程片上系統(tǒng) (systemonaprogrammablechip， SOPC)集成。 高密度： 2 萬到 20 萬個典型門，高達 294912 位內部 RAM(每個 EAB 有 4096 位，這些都可在不降低邏輯能力的情況下使用 )。 系統(tǒng)級特點：多電壓接口支持 1． 5V、 1． 8V、 2． 5V、 3． 3V 和 5V 設備；低功耗；雙向 I／ O 性能達到 640MHz：完全支持 33MHz 或 66MHz， 3． 3V 的PCI 局部總線標準；內置 JTAG 邊界掃描測試電路；可在 1． 5V內部電源電壓下工作；通過外部的配置器件、智能控制器或 JTAG 端口可實現在線重配置 (ICR，InCircuit reconfigurability)。 靈活的內部連線：快速、可預測連線延時的快速通道；實現算術功能 (諸 如快速加法器、計數器和比較器 )的專用進位鏈；實現高速、多扇入功能的專用 級聯(lián)鏈；實現內部總線的三態(tài)模擬；多達六個全局時鐘信號和四個全局清除信 號。 第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 13 頁 強大的 I／ O 引腳：每個引腳都有一個獨立的三態(tài)輸出使能控制和漏極配 置選項；可編程輸出電壓的功率控制，可減小開關噪聲。 具有鎖相環(huán) (PLL)和全局時鐘網絡，提供完整的時鐘管理方案。其 PLL 具有時鐘倍頻和分頻、相位偏移、可編程占空比和外部時鐘輸出，進行系統(tǒng) 級 的時鐘管理和偏移控制。 PLL 常用于同步內部器件時鐘和外部時鐘，使內部工 作的時鐘頻率比外部時鐘更高，時鐘延遲和時鐘偏移最小，減小或調整時鐘到 輸出 (TC0)和建立 (TSU)時間。 本設計中采用的是 CycloneII系列的 EP2C70F896C6N，它包含 68416 個邏輯單 元，片內集成四 個鎖相環(huán)， 采用 896 腳 FBGA 封裝。 Verilog HDL 語言簡介 Verilog HDL 是目前應用最為廣泛的硬件描述語言． Verilog HDL 可以用來進行各種層次的邏輯設計，也可以進行數字系統(tǒng)的邏輯綜合， 仿真驗證和時序分析等。 Verilog HDL 適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設計和描述． Verilog HDL 進行設計最大的優(yōu)點是其工藝無關性．這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現的具體細節(jié)，只需根據系統(tǒng)設計的要求施加不同的約束條件，即可設計出實際電路． Verilog HDL 是一種硬件描述語言 (Hardware Description Language)，為了制作數字電路而用來描述 ASICs 和 FPGA 的設計之用。 Verilog 的設 計者 要以 C編程語言為基礎設計一種語言，可以使工程師比較容易學習。 Verilog 是由 Gateway Design Automation 公司于大約 1984 年開始發(fā)展。Gateway Design Automation 公司后來被 Cadence Design Systems 于 1990 年所購并。現在 Cadence 對于 Gateway 公司的 Verilog 和 VerilogXL 模擬器擁有全部的財產權。 對于 專用集成電路 （ ASIC） 設計人員，則必須首先掌握 Verilog，因為在 IC設計領域， 90％ 以上的公司都是采用 Verilog 進行 IC 設計。設計人員通過計算機對 HDL 語言進行邏輯仿真和邏輯綜合，方便高效地設計數字電路及其產品。 第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 14 頁 FPGA 設計流程 完整地了解利用 EDA技術進行設計開發(fā)的流程對于正確地選擇和使用 EDA軟件，優(yōu)化設計項目，提高設計效率十分有益。一個完整的、典型的 EDA設計流程既是自項向下設計方法的具體實施途徑，也是 EDA工 具軟件本身的組成結構。 將電路系統(tǒng)以一定的表達方式輸入計算機，是在 EDA軟件平臺上對 FTGA／CPLD開發(fā)的最初步驟。通常，使用 EDA工 具的設計輸入可分為兩種類型。 (1)圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。狀態(tài)圖輸入方法就是根據電路的控制條件和不同的轉換方式，用繪圖的方法，在 EDA工具的狀態(tài)圖編輯器上給出狀態(tài)圖，然后由 EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網表。波形圖輸入方法則是將待設計的電路看成是一個黑盒子，只需告訴 EDA工具該黑盒子電路的輸入和輸出時序波形圖， EDA工具即能據此完成黑盒子電路 的設計。 原理圖輸入方法是一種類似于傳統(tǒng)電子設計方法的原理圖編輯輸入方式，即在 EDA軟件的圖形編輯 界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件 (符號 )和連接線構成，圖中的邏輯器件可以是 EDA軟件庫中預制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種 74系列器件功能的宏功能模塊，甚至還有一些類似于口 (Intellectual Property)核的功能塊。 用原理圖表達的輸入方法的優(yōu)點是顯而易見的，如設計者進行電子線路設計不需要增加諸如 HDL等的相關知識；設計過程形象直觀，適用于初學者或教學演示；對于較小的電路模型，其結構與實際電路十分接近，設計者易于把握電路全局；由于設計方式接近于底層電路布局 ，因此易于控制邏輯資源的耗用，節(jié)省面積。 然而，使用原理圖輸入的設計方法的缺點同樣是十分明顯的，如由于圖形設計方法并沒有得到標準化，不同的 EDA軟件中的圖形處理工具對圖形的設計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理；隨著電路設計規(guī)模的擴大，原理圖輸入描述方法必然引起一系列難以克服的困難，如電路功能原理易讀性下降，錯誤排查困難，整體調整和結構升級困難。例如，將一個 4位的單片機設計升級為 8位單片機幾乎難以在短期內準確無誤地實現；由第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 15 頁 于圖形文件的不兼容性，性能優(yōu)秀的電路模塊移植和再 利用十分困難；由于在原理圖中已確定了設計系統(tǒng)的基本電路結構和元件，留給綜合器和適配器的優(yōu)化選擇的空間已十分有限，因此難以實現用戶所希望的面積、速度以及不同風格的綜合優(yōu)化，顯然，原理圖的設計方法明顯偏離了設計自動化最本質的涵義；在設計中由于必須直接面對硬件模塊，因此行為模型的建立將無從談起，從而無法實現真實意義上的自項向下的設計方案。 (2)硬件描述語言輸入 這種方式和傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言 (HDL)的電路設計文本，如 VHDL或 Verilog的源程序，進行編輯輸入?？梢哉f，應用 HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術應用和發(fā)展打開了一個廣闊的天地。 一般地，綜合是僅對應于 HDL而言的。利用 HDL綜合器對設計進行綜合 是十分重要的一步，因此綜合過程將軟件設計的 HDL描述與硬件結構掛鉤，是將軟件轉化為硬件電路的關鍵步驟，是文字描述與硬件實現的一座橋梁。綜合就是將電路的高級語言 (如行為庫描述 )轉換成低級的