【文章內(nèi)容簡介】 波形，其工作過程為： (1) 確定頻率控制字 K； (2) 在時(shí)鐘脈沖正的控制下，該頻率控制字累加至相位累加器生成實(shí)時(shí)數(shù)字相位值； (3) 將相位值尋址 ROM 轉(zhuǎn)換成正弦表中相應(yīng) 的數(shù)字幅碼。 (4) 模塊 DAC 實(shí)現(xiàn)將 NCO 產(chǎn)生的數(shù)字幅度值高速且線性地轉(zhuǎn)變?yōu)槟M幅度值， (5) DDS 產(chǎn)生的混疊干擾由 DAC 之后的低通濾波器濾除 。 FPGA、 CPLD 概述 FPGA(現(xiàn)場可編程門陣列 )與 CPLD(復(fù)雜可編程邏輯器件 )都是可編程邏輯器件，它們是在 PAL、 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的 PAL、第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 11 頁 GAL 等相比較， FPGA、 CPLD 的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC 芯片。這樣的 FPGA、 CPLD 實(shí)際上就是一個(gè)子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡 迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。比較典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列，它們開發(fā)較早，占用了較大的 PLD 市場。通常來說，在歐洲用 Xilinx 的人多，在日本和亞太地區(qū)用 ALTERA 的人多，在美國則是平分秋色。全球 PLD／ FPGA 產(chǎn)品 60％ 以上是由 Altera 和 Xilinx 提供的?？梢灾v Altera 和 Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。當(dāng)然還有許多其它類型器件，如： Lattice、 Vantis、 Actel、 Quicklogic、 Lucent 等。 盡管 FPGA、 CPLD 和其它類型 PLD 的結(jié)構(gòu)各有其特點(diǎn)和長處，但概括起來，它們是由以下三大部分組成的： 邏輯單元：為一個(gè)二維邏輯塊陣列，構(gòu)成了 PLD 器件的邏輯組成核心； 連線資源：連接邏輯塊的互連資源； 輸入輸出塊：由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊、邏輯塊與輸入輸出塊之間的連接。 對(duì)用戶而言， CPLD 與 FPGA 的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。 FPGA、 CPLD 芯片都是特殊的 ASIC 芯片，它們除了具有 ASIC 的特點(diǎn)之外， 還具有以下幾個(gè)優(yōu)點(diǎn)： 1．隨著 VISI(Very Large Scale IC，超大規(guī)模集成電路 )工藝的不斷提高單一芯片內(nèi)部可以容納上百萬個(gè)晶體管， FPGA、 CPLD 芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。 2． FPGA、 CPLD 芯片在出廠之前都做過百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。所以， FPGA、 CPLD 的資金投入小，節(jié)省了許多潛在的花費(fèi)。 3．用 戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。所以，用 FPGA／ PLD 試制樣片，能以最快的速度占領(lǐng)市場。 FPGA、 CPLD 軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計(jì)工具和編第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 12 頁 程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出 FPGA、 CPLD的優(yōu)勢(shì)。電路設(shè)計(jì)人員使用 FPGA、 CPLD 進(jìn)行電路設(shè)計(jì)時(shí)，不需要具備專門的IC(集成電路 )深層次的知識(shí)， FPGA、 CPLD 軟件易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)行電路設(shè)計(jì)，快速將產(chǎn)品推向市場。 Cyclone 系列介紹 Cyclone 是 Altera 中等規(guī)模 FPGA， 20xx 年 12 月份推出。從那以后，己向全球數(shù)千位不同的客戶交付了數(shù)百萬片，成為 Altera 歷史上采用最快的產(chǎn)品。它采用 u m工藝、全銅 SRAM 工藝、 內(nèi)核供電，容量從 2910 個(gè)邏輯單元到20xx0 個(gè)邏輯單元，并嵌入了 4 級(jí)最多為 64 個(gè) RAM 塊 (128x36bit)。 Cyclone 器件支持大量的自外數(shù)據(jù)傳輸?shù)膯味?I， O 標(biāo)準(zhǔn)，包括 LVTTL、 LVCMOS、 PCL、SSTL2 和 SSTL3。為滿足設(shè)計(jì)者更快數(shù)據(jù)速率和信號(hào)傳輸能力的需要， Cyclone器件還設(shè)有高達(dá) 311Mbps 的低壓差信令 (LVDS)兼容通道。由于采用 了特殊的三級(jí)布線結(jié)構(gòu)，其裸片尺寸大大降低 。 Cyclone 器件的性能可與業(yè)界最快的 FPGA芯片相抗衡，是一種低成本 FPGA 系列，目前的主流產(chǎn)品，它具有以下特點(diǎn)： 可編程邏輯器件，具有實(shí)現(xiàn)宏功能的增強(qiáng)嵌入式陣列 (例如實(shí)現(xiàn)高效存儲(chǔ)和特殊的邏輯功能 )和實(shí)現(xiàn)一般功能的邏輯陣列，每個(gè) EAB 的雙口能力達(dá)到 36 比特寬，可提供低價(jià)的可編程片上系統(tǒng) (systemonaprogrammablechip， SOPC)集成。 高密度： 2 萬到 20 萬個(gè)典型門，高達(dá) 294912 位內(nèi)部 RAM(每個(gè) EAB 有 4096 位，這些都可在不降低邏輯能力的情況下使用 )。 系統(tǒng)級(jí)特點(diǎn)：多電壓接口支持 1． 5V、 1． 8V、 2． 5V、 3． 3V 和 5V 設(shè)備；低功耗；雙向 I／ O 性能達(dá)到 640MHz：完全支持 33MHz 或 66MHz， 3． 3V 的PCI 局部總線標(biāo)準(zhǔn)；內(nèi)置 JTAG 邊界掃描測(cè)試電路；可在 1． 5V內(nèi)部電源電壓下工作；通過外部的配置器件、智能控制器或 JTAG 端口可實(shí)現(xiàn)在線重配置 (ICR，InCircuit reconfigurability)。 靈活的內(nèi)部連線：快速、可預(yù)測(cè)連線延時(shí)的快速通道；實(shí)現(xiàn)算術(shù)功能 (諸 如快速加法器、計(jì)數(shù)器和比較器 )的專用進(jìn)位鏈；實(shí)現(xiàn)高速、多扇入功能的專用 級(jí)聯(lián)鏈；實(shí)現(xiàn)內(nèi)部總線的三態(tài)模擬；多達(dá)六個(gè)全局時(shí)鐘信號(hào)和四個(gè)全局清除信 號(hào)。 第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 13 頁 強(qiáng)大的 I／ O 引腳：每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制和漏極配 置選項(xiàng)；可編程輸出電壓的功率控制，可減小開關(guān)噪聲。 具有鎖相環(huán) (PLL)和全局時(shí)鐘網(wǎng)絡(luò)，提供完整的時(shí)鐘管理方案。其 PLL 具有時(shí)鐘倍頻和分頻、相位偏移、可編程占空比和外部時(shí)鐘輸出，進(jìn)行系統(tǒng) 級(jí) 的時(shí)鐘管理和偏移控制。 PLL 常用于同步內(nèi)部器件時(shí)鐘和外部時(shí)鐘，使內(nèi)部工 作的時(shí)鐘頻率比外部時(shí)鐘更高，時(shí)鐘延遲和時(shí)鐘偏移最小，減小或調(diào)整時(shí)鐘到 輸出 (TC0)和建立 (TSU)時(shí)間。 本設(shè)計(jì)中采用的是 CycloneII系列的 EP2C70F896C6N，它包含 68416 個(gè)邏輯單 元，片內(nèi)集成四 個(gè)鎖相環(huán)， 采用 896 腳 FBGA 封裝。 Verilog HDL 語言簡介 Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語言． Verilog HDL 可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合， 仿真驗(yàn)證和時(shí)序分析等。 Verilog HDL 適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述． Verilog HDL 進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路． Verilog HDL 是一種硬件描述語言 (Hardware Description Language)，為了制作數(shù)字電路而用來描述 ASICs 和 FPGA 的設(shè)計(jì)之用。 Verilog 的設(shè) 計(jì)者 要以 C編程語言為基礎(chǔ)設(shè)計(jì)一種語言，可以使工程師比較容易學(xué)習(xí)。 Verilog 是由 Gateway Design Automation 公司于大約 1984 年開始發(fā)展。Gateway Design Automation 公司后來被 Cadence Design Systems 于 1990 年所購并?，F(xiàn)在 Cadence 對(duì)于 Gateway 公司的 Verilog 和 VerilogXL 模擬器擁有全部的財(cái)產(chǎn)權(quán)。 對(duì)于 專用集成電路 （ ASIC） 設(shè)計(jì)人員，則必須首先掌握 Verilog，因?yàn)樵?IC設(shè)計(jì)領(lǐng)域， 90％ 以上的公司都是采用 Verilog 進(jìn)行 IC 設(shè)計(jì)。設(shè)計(jì)人員通過計(jì)算機(jī)對(duì) HDL 語言進(jìn)行邏輯仿真和邏輯綜合，方便高效地設(shè)計(jì)數(shù)字電路及其產(chǎn)品。 第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 14 頁 FPGA 設(shè)計(jì)流程 完整地了解利用 EDA技術(shù)進(jìn)行設(shè)計(jì)開發(fā)的流程對(duì)于正確地選擇和使用 EDA軟件，優(yōu)化設(shè)計(jì)項(xiàng)目，提高設(shè)計(jì)效率十分有益。一個(gè)完整的、典型的 EDA設(shè)計(jì)流程既是自項(xiàng)向下設(shè)計(jì)方法的具體實(shí)施途徑，也是 EDA工 具軟件本身的組成結(jié)構(gòu)。 將電路系統(tǒng)以一定的表達(dá)方式輸入計(jì)算機(jī)，是在 EDA軟件平臺(tái)上對(duì) FTGA／CPLD開發(fā)的最初步驟。通常，使用 EDA工 具的設(shè)計(jì)輸入可分為兩種類型。 (1)圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在 EDA工具的狀態(tài)圖編輯器上給出狀態(tài)圖，然后由 EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。波形圖輸入方法則是將待設(shè)計(jì)的電路看成是一個(gè)黑盒子，只需告訴 EDA工具該黑盒子電路的輸入和輸出時(shí)序波形圖， EDA工具即能據(jù)此完成黑盒子電路 的設(shè)計(jì)。 原理圖輸入方法是一種類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即在 EDA軟件的圖形編輯 界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件 (符號(hào) )和連接線構(gòu)成，圖中的邏輯器件可以是 EDA軟件庫中預(yù)制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種 74系列器件功能的宏功能模塊，甚至還有一些類似于口 (Intellectual Property)核的功能塊。 用原理圖表達(dá)的輸入方法的優(yōu)點(diǎn)是顯而易見的，如設(shè)計(jì)者進(jìn)行電子線路設(shè)計(jì)不需要增加諸如 HDL等的相關(guān)知識(shí)；設(shè)計(jì)過程形象直觀，適用于初學(xué)者或教學(xué)演示；對(duì)于較小的電路模型，其結(jié)構(gòu)與實(shí)際電路十分接近，設(shè)計(jì)者易于把握電路全局；由于設(shè)計(jì)方式接近于底層電路布局 ，因此易于控制邏輯資源的耗用，節(jié)省面積。 然而，使用原理圖輸入的設(shè)計(jì)方法的缺點(diǎn)同樣是十分明顯的，如由于圖形設(shè)計(jì)方法并沒有得到標(biāo)準(zhǔn)化，不同的 EDA軟件中的圖形處理工具對(duì)圖形的設(shè)計(jì)規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理；隨著電路設(shè)計(jì)規(guī)模的擴(kuò)大，原理圖輸入描述方法必然引起一系列難以克服的困難，如電路功能原理易讀性下降，錯(cuò)誤排查困難，整體調(diào)整和結(jié)構(gòu)升級(jí)困難。例如，將一個(gè) 4位的單片機(jī)設(shè)計(jì)升級(jí)為 8位單片機(jī)幾乎難以在短期內(nèi)準(zhǔn)確無誤地實(shí)現(xiàn)；由第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 15 頁 于圖形文件的不兼容性，性能優(yōu)秀的電路模塊移植和再 利用十分困難；由于在原理圖中已確定了設(shè)計(jì)系統(tǒng)的基本電路結(jié)構(gòu)和元件，留給綜合器和適配器的優(yōu)化選擇的空間已十分有限，因此難以實(shí)現(xiàn)用戶所希望的面積、速度以及不同風(fēng)格的綜合優(yōu)化，顯然，原理圖的設(shè)計(jì)方法明顯偏離了設(shè)計(jì)自動(dòng)化最本質(zhì)的涵義；在設(shè)計(jì)中由于必須直接面對(duì)硬件模塊，因此行為模型的建立將無從談起，從而無法實(shí)現(xiàn)真實(shí)意義上的自項(xiàng)向下的設(shè)計(jì)方案。 (2)硬件描述語言輸入 這種方式和傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言 (HDL)的電路設(shè)計(jì)文本，如 VHDL或 Verilog的源程序，進(jìn)行編輯輸入。可以說，應(yīng)用 HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。 一般地，綜合是僅對(duì)應(yīng)于 HDL而言的。利用 HDL綜合器對(duì)設(shè)計(jì)進(jìn)行綜合 是十分重要的一步，因此綜合過程將軟件設(shè)計(jì)的 HDL描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實(shí)現(xiàn)的一座橋梁。綜合就是將電路的高級(jí)語言 (如行為庫描述 )轉(zhuǎn)換成低級(jí)的