【文章內(nèi)容簡介】 （ 4） 引腳功能 DAC 是由雙緩沖寄存器和 R2R 梯形 D/A 轉(zhuǎn)換器組成的 CMOS 8 位 DAC芯片。采用 DAC0832 采用 20 腳雙列直插式封裝，與 TTL 電平兼容。對應(yīng)的引腳功 能如圖 : 圖 DAC0832 引腳排列圖 數(shù)字量輸入線 70～DIDI 常和 CPU 數(shù)據(jù)總路線相連，用于輸入 CPU 送來的待轉(zhuǎn)換數(shù)字量。 DAC 引腳功能說明 如表 21所示 : 12345678910 11121314151617181920CS1WR3DI2DI1DI? ? 0L S B DI4DI5DI6DI? ?7DI MS BAGNDDNGDr e fUFBROUT 1IOUT 2ICCV2WRXF ERIEL邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 13 表 21 DAC 引腳功能 引腳 功能說明 70 DD? 信號輸入端 1WR 寫信號 1,低電平有效 1OUTI , 2OUTI DAC 電流輸出端 2WR 寫信號 2,低電平有效 XFER 傳送控制信號 ,低電平有效 FBR 反饋電阻 ,是集成在片外的外接反饋電阻 REFU 基準(zhǔn)電壓 (10~+10V) CCV 電壓源 (+5~+15V) AGND 模擬地 DGND 數(shù)字地 ILE 輸入寄存器允許 ,高電平有效 控制線： CS 為片選線， ILE 為允許數(shù)字量輸入線， XFER 為傳 送控制輸入線，1WR 、 2WR 為兩條寫命令輸入線， 1WR 用于控制數(shù)字量輸入到輸入寄存器，當(dāng) ILE、CS 、 1WR 均有效時，可將數(shù)據(jù)寫入 8 位輸入寄存器。 2WR 用于控制轉(zhuǎn)換時間，當(dāng) 2WR有效時，在 XFER 為傳送控制信號作用下，可將鎖存輸入寄存器的 8 位數(shù)據(jù)送到 DAC寄存器。 1WR 和 2WR 的脈沖寬度要求不小于 500ns。 輸出線： FBR 為集成運放的反饋線，常常接到集成運放的輸出端。 1OUTI 和 2OUTI 為兩條模擬電流輸出線。 1OUTI + 2OUTI 為 一常數(shù)，若輸入數(shù) 字 全為“ 1”時，則 1OUTI 取最大值， 2OUTI 取最小值；若輸入全為“ 0”時， 1OUTI 取最小值， 2OUTI 取最大值。 電源線： ccV 為電源輸入線，可在 +5～ +15V 范圍內(nèi)選擇。 refU 為參考電壓，一般在 0～ +10V 范圍，由穩(wěn)壓電源提供。 DGND 為數(shù)字量地線， AGND 為模 擬量地線。 （ 5） 轉(zhuǎn)換公式 為了將模擬電流轉(zhuǎn)換成模擬電壓，需把 DAC0832 的兩個輸出端 1OUTI 和 2OUTI 分別接到運算放大器的兩個輸入端上，經(jīng)過一級運放得到單級性輸出電壓 1AU 。 D/A 轉(zhuǎn)換單級性輸出電路圖如圖 所示，該電路為 8 位數(shù)字量 70 DD? 經(jīng) D/A 轉(zhuǎn)換器轉(zhuǎn)換為單級性電壓輸出。 轉(zhuǎn)換公式如下： 一級運放的輸出電壓：1 82A REF DUV? ? ? （ 21） D為數(shù)字量的十進(jìn)制數(shù)，即 7 6 1 07 6 1 02 2 ... 2 2D D D D D? ? ? ? ? ? ? ? ? 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 14 當(dāng) REFV =5V 時， DAC0832 的轉(zhuǎn)換表如表 22所示。 表 22 DAC0832 轉(zhuǎn)換表 參考 電壓 輸入數(shù)據(jù) 輸出電壓 二進(jìn)制 十進(jìn)制 十六進(jìn)制 單級性輸出 REFV 7D 6D REFV 7D 6D REFV 7D 6D REFV 7D 6D +5V 0 0 +5V 0 0 +5V 0 0 +5V 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 濾波電路設(shè)計 濾波器是一種能使有用信號頻率通過，同時抑制無用頻率成分的電路，廣泛應(yīng)用于電子、電氣、通信、計算機(jī)等領(lǐng)域的信號處理電路中。濾波器的種類很多，在本次設(shè)計中用到集成有源濾波器。集成有源濾波器是由集成運放和電阻電容等器件組成的。隨著電子技術(shù) 、集成電路技術(shù)的迅速發(fā)展，集成有源濾波器在許多領(lǐng)域得到廣泛應(yīng)用。 圖 濾波電路 在本次設(shè)計中，我們要濾除的頻率分 量主要是 D/A 轉(zhuǎn)換器所產(chǎn)生的高頻分量，與我們所要保留的信號頻率相差很遠(yuǎn)，因此相對來說，濾波器在通帶內(nèi)的平坦程度對我們來說比其衰減陡度更為重要，本次設(shè)計選擇一階低通濾波器電路。一階低通濾波包含一個 RC 電路。一階低通濾波電路 如圖 ，且該濾波電路是反相放大器。 （ 2）濾波電路參數(shù)計算 該濾波電路是反相放大器，其傳遞函數(shù)為： G（ S） = ????sUsUi0= ????11 IsZIsZ ff =fff RsCRR ??111=????????? cwsG10 (22) 上式 (22)中，10 RRG f?? 為零頻增益， cw =ffCR1 為截止角頻率。 其頻率特性為： ? ?cwwjGjwG??10 (23) 765T L 0 8 2 1 /2R1 5 . 1 K AOUTR2 7 . 2 K1 0 3U i n邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 15 幅頻特性為： ? ?201 ??????????cGG??? (24) 相頻特性為： ? ? ???????????cw ???? a rc t a n (25) 已知截止頻率 0f ，先確定 R 的值，然后根據(jù) cw =ffCR1 ， 1ffcC Rw?，得出電容的值， 由電容值求 得 電阻值。濾波信號是從運算放大器的同相端輸入的，所以應(yīng)該選用共模輸入范圍 較大的運算放大器。運算放大器的增 益帶寬 應(yīng)滿足 0od upA A f? ，取 100od upAA? 。 由式 (24)的幅頻特性，可得到圖 (22)一階低通濾波器的幅 頻特性曲線，由圖 (23)所示的幅頻特性曲線可知，一階低通濾波器的缺點是 :阻帶特性衰減太慢，一般為 20dB/10out，所以這種電路只適用于對濾波特性要求不高的場合。只適合于低頻信號。 時鐘電路設(shè)計 時鐘輸入是波形發(fā)生器必不可少的一部分， 它能為 FPGA 提供時鐘脈沖信號，考慮到 EDA 開發(fā)系統(tǒng)時鐘輸入的重要性，一個是 50MHz 的有源晶振作為時鐘信號源輸入，主要用于輸入大的時鐘信號，為波形發(fā)生器提供基準(zhǔn)的時鐘脈沖輸入。 有源晶振的驅(qū)動能力強(qiáng)，晶振頻率比較大，能達(dá)到幾百兆 Hz，采用有源晶振作為時鐘源可以使電路的時鐘擴(kuò)大。 圖 有源晶振電路 HO12 系 列 的 有 源 晶 振 采 用 TTL/HCMOS 技 術(shù) ， 頻 率 范 圍 是1000Hz1000MHz，這里我們采用的是 50MHz 的有源晶振。有源晶振電路連接如圖 所示： 1 32 4U 5HO 12CLKVCC邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 16 下載 電路設(shè)計 電可擦除編程工藝的優(yōu)點是編程后信息不會因掉點 而丟失，但編程的次數(shù)有限，編程的速度不快。對于 SRAM 型 FPGA 來說，可反復(fù)進(jìn)行配置，在加電時可隨時更改邏輯，但掉點后芯片中的信息丟失，每次上電時，必須重新載入信息，下載信息的保密性也不如前者。 CPLD 編程和 FPGA 配置可以使用專用的編程設(shè)備，也可以使用下載電纜。如 ALTERA 的 ByteBlaster（ MV） 并行下載電纜，連接 PC 機(jī)的并行打印口和需要編程或配置的器件，并與 MAX+PlusII 配合可以對 ALTERA 公司的多種 CPLD、 FPGA進(jìn)行配置或編程。 ByteBlaster（ MV） 下載電纜與 ALTERA器件的接口一般是 10 芯的接口，其中 ByteBlaster（ MV） 與計算機(jī)并口連接。 MV即混合電壓的意思。引腳對應(yīng)關(guān)系如圖 所示， 10 芯連接信號如表 23 所示。 圖 10芯片下載口 表 23 10 芯接口各引腳信號名稱 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 用 Altera 的 ByteBlaster（ MV） 并行下載電纜，連接 PC 機(jī)的并行打印機(jī)口和需要編程的器件，在線 配置 FPGA，調(diào)試非常的方便。 基于 SRAM LUT 的 FPGA器件，由于是易失性器件，以 ICR（ InCircuit Reconfigurability） 即在線可重配置方式代替在線系統(tǒng)可編程 （ ISP） 。 電路可重配置是指允許在器件已經(jīng)配置好的情況下進(jìn)行重新配置，以改變電路邏輯結(jié)構(gòu)和功能。在利用 FPGA 進(jìn)行設(shè)計時可以移用 FPGA 的 ICR 特性，通過連接 PC 機(jī)的下載電纜快速地下載設(shè)計文件至 FPGA進(jìn)行硬件驗證。 PS 被動串行模式（ MSEL1=0、 MSEL0=0）， PPS 被動并行同步模式 （ MSEL1= MSEL0=0） ， PSA 被動串行異步模式（ MSEL1= MSEL0=0），PPA 被動并行異步模式 （ MSEL1= MSEL0=1）， JTAG 模式 （ MSEL1=0、MSEL0=0） 。 FPGA 芯片 PS 模式配置電路如圖 所示 1 3 5 7 92 4 6 8 10邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 17 圖 ByteBlaster（ MV）配置 FPGA 第 節(jié) 芯片 簡介 FLEX10K 組成及特點 FLEX10K主要由嵌入式陣列塊、邏輯陣列塊、快速通道 （ FastTrack） 和 I/O單元四部分組成。其中邏輯陣列塊由多個邏輯單元構(gòu)成。 FLEX10K系列采用重復(fù)可構(gòu)造的 CMOS SRAM工藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相組合，同時也結(jié)合了眾多可編程器件的有點來完成普通門陣列的宏功能。每個 FLEX 10K器件包括一個嵌入式陣列和一個邏輯陣列，它能讓設(shè)計人員輕松地開發(fā)出存儲器、數(shù)字信號處理器以及特殊邏輯等強(qiáng)大功能于一身的芯片。 該 芯片具有的多電壓功能可以全面支持以不同電壓工作的產(chǎn)品。 FLEX10K10主要特點如下： （ 1） 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個器件中的系統(tǒng)集成，具有實現(xiàn)宏函數(shù)的嵌入式陣列和實現(xiàn)普 通功能的邏輯陣列； （ 2） 高密度，它具有 10000— 150000 個可用門，高達(dá) 40960 位內(nèi)部 RAM； （ 3） 系統(tǒng)支持多電壓 IO 接口； （ 4） 低功耗，系統(tǒng)維持狀態(tài)小于 ； （ 5） 靈活的內(nèi)部連接，快速、可預(yù)測連線延時的快速通道連續(xù)式分布結(jié)構(gòu)； （ 6） 增強(qiáng)功能的 IO 引腳，每個引腳都有一個獨立的三臺輸出使能控制和每個IO 引腳都有漏極開路選擇； （ 6） 具有快速建立實踐和時鐘到輸出延時外部寄存器。 CONF _ DONEnSTATUSDC L KMSEL 0VC C VC CFL EX 10 K 系列器件VC CGNDGNDBy teBlaster10 芯接口引腳 1MSEL 1nCONFIGDATAnCEGNDVC CVC C VC C邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 18 FLEX10K 引腳簡介 （ 2） EPF10K10 有 84I/O 口，其豐富的 IO 資源，適用于速度要求高或 需要較多的 I/O 引腳電路或系統(tǒng)中適用。其 I/O 引腳能夠兼容 5V 等接口標(biāo)準(zhǔn)，具體的 IO 引腳與對應(yīng)的引腳序號如表 24 所示： 表 24 I/O 引腳對應(yīng)的引腳序號 引腳名稱 引腳編號 引腳名稱 引腳編號 引腳名稱 引腳編號 引腳名稱 引腳編號 I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72