基于eda技術(shù)的智能函數(shù)發(fā)生器設(shè)計(編輯修改稿)
2025-07-03 15:30 本頁面
【文章內(nèi)容簡介】 方得分低位， q3[0]q3[6]為第四個數(shù)碼管所對應(yīng)的。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 9 5 整體電路框圖和功能仿真 圖 整體框圖 圖 功能仿真 （ 1） 說明 :信號 clk 周期為 2ns， clr為清零鍵，常置高電平。 當(dāng) a方發(fā)球，在恰當(dāng)?shù)臅r間 b方接到球，當(dāng)球回到 a方時， a 方又接到球，但 b 方?jīng)]有再接到球的波形仿真，從圖中可以看出來乒乓球的行動路線，并可以看出，此時 a方得一分。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 10 圖 （ 2） 說明 :信號 clk 周期為 2ns， clr 置高電平時。 a 方兩次發(fā)球， b方?jīng)]有接到球， a方得 2 分的仿真波形圖。 圖 （ 3） 說明 :a 方發(fā)球， b方提前擊球的情況，此時， a 方得 1分。圖中還顯示了 a 方發(fā)球， b方在規(guī)定的時候沒有接到球的情況，此時 a方又得1分。 圖 （ 4） 說明 :當(dāng) b 方發(fā)球， a方在恰當(dāng)?shù)奈恢媒拥角?，?b方?jīng)]有接到球的情況， 此時， a方得 1分。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 11 圖 （ 5） 說明 :當(dāng) a 方得分增加到 11分的情況，此時 awin 輸出高電平，輸出分?jǐn)?shù)保持不變。當(dāng)按下清零鍵后，得分清為零， awin 輸出恢復(fù)低電平，又開始新的一局。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 12 6 智能函數(shù)發(fā)生器實物展示 圖 下載實驗板 說明 :sw11 為 bf,sw10 為 bj， sw0 為 af， sw1 為 aj， sw17 為 clk 時鐘信號， sw16 為 clr 清零鍵。 LEDR2LEDR9 為八盞顯示乒乓球移動的位置。LEDG0 表示 a得 11 分獲勝， LEDG1 表示 b得 11 分獲勝。 此圖表示 a方得 11 分， b方得 1 分， a方獲得勝利。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 13 圖 說明 : sw11 為 bf,sw10 為 bj， sw0 為 af， sw1 為 aj， sw17 為 clk 時鐘信號， sw16 為 clr清零鍵。 LEDR2LEDR9 為八盞顯示乒乓球移動的位置。LEDG0 表示 a得 11 分獲勝， LEDG1 表示 b得 11 分獲勝。 此圖表示 a方得 8分， b 方得 11 分， b方獲得勝利。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 14 7 設(shè)計總結(jié) 本課題在選題及研究過程是在周麗婕和趙蘭老師的悉心指導(dǎo)下完成的。老師們多次詢問研究過程，并為我們指點迷津，幫助我們開拓思路，精心點撥， 熱忱鼓勵 。 應(yīng)用 FPGA 技術(shù)完成 乒乓游戲機 的設(shè)計，設(shè)計簡單。可以看到利用 FPGA 技術(shù)完成一個電子設(shè)計，可以節(jié)省我們開發(fā)時間，從而大大提高我們的效率。采用新的技術(shù)就是為了提高我們效率，快速完成設(shè)計任務(wù)。我們兩人為一小組，我們一組設(shè)計 乒乓游戲機 ，在所做的過程中我們一直堅信是可以完成的，并且在老師們的幫助下我們實現(xiàn)了兩 個基本模塊： 控制模塊、七段譯碼器模塊 和各自的特色模塊。對VHDL 語言的自頂向下設(shè)計方法有了進(jìn)一步的認(rèn)識；在底層文件具備的條件下，使用原理圖可以使設(shè)置更加簡單。使程序清晰，增加可讀性。熟悉了寫電子設(shè)計試驗報告的方法，為寫畢業(yè)設(shè)計論文奠定了一定的基礎(chǔ)。 通過這次課程設(shè)計使我懂 得了理論與實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 15 參考文獻(xiàn) [1]張亦華等主編 . 數(shù)字邏輯設(shè)計實驗技術(shù)與 EDA工具 [M].北京 :郵電大學(xué)出版社，20xx [2]朱正偉 王其紅 韓學(xué)超 編著 《 EDA技術(shù)及應(yīng)用》第二版 M，清華大學(xué)出版社，20xx年 3月第二版，起始頁碼 P284P291。 《數(shù)字電子 技術(shù) 》 課程設(shè)計 16 附 錄 主模塊 VHDL LIBRARY IEEE。 USE 。 USE 。 ENTITY my111 IS PORT(clr,af,aj,bf,bj,clk:IN STD_LOGIC。 shift:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 ah,al,bh,bl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 awin,bwin:OUT STD_LOGIC)。 END my111。 ARCHITECTURE behave OF my111 IS SIGNAL amark,bmark:INTEGER。 BEGIN PROCESS(clr,clk) VARIABLE a,b:STD_LOGIC。 VARIABLE she:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF clr=39。039。THEN a:=39。039。 b:=39。039。 she:=00000000。 amark=0。 bmark=0。 ELSIF clk39。EVENT AND clk=39。139。 THEN
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