【文章內(nèi)容簡介】 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成以后， FPGA 進入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成 白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。因此， FPGA 的使用靈活。 目前有三種基本的 FPGA 編程技術(shù) :SRAM、反熔絲、 Flash。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快且具有可重編程能力，而反熔絲 FPGA 只具有 7 一次可編程 (One Time Programmabfe， OTP)能力?；?Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供可重編程功能?；?SRAM 的 FPGA 器件經(jīng)常帶來一些其他的成本，包括 :啟動 PROMS 支持安全和保密應(yīng)用的備用電池等等。基于 Flash 和反熔絲的 FPGA 沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本 [2]。 Xilinx ise 開發(fā)基本步驟 Xilinx ISE 硬件設(shè)計工具。相對容易使用的、首屈一指的 PLD 設(shè)計環(huán)境！ ISE 將先進的技術(shù)與靈活性、易使用性的圖形界面結(jié)合在一起，不管您的經(jīng)驗如何，都讓您在最短的時間，以最少的努力， 達(dá)到最佳的硬件設(shè)計。 下面主要概述 ISE 的基本開發(fā)流程以及在開發(fā)過程中的各個階段需要用到的工具軟件。 Xilinx 公司的 ISE 開發(fā)設(shè)計軟件的工程設(shè)計流程，具體分為五個步驟：即輸入（ Design Entry）、綜合（ Synthesis）、實現(xiàn) (Implementation)、驗證（ Verification）、下載（ Download）。 (Design Entry)。 圖 形或文本輸入包括原理圖、狀態(tài)機、波形圖、硬件描述語言（ HDL），是工程設(shè)計的第一步， ISE 集成的設(shè)計工具主要包括 HDL 編輯器（ HDL Editor）、狀態(tài)機編輯器（ StateCAD）、原理圖編輯器（ ECS）、 IP 核生成器（ CoreGenerator）和測試激勵生成器（ HDL Bencher）等。 常用的設(shè)計輸入方法是硬件描述語言（ HDL）和原理圖設(shè)計輸入方法。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫的圖形符號和連接線在 ISE 軟件的圖形編輯器中作出設(shè)計原理圖， ISE 中設(shè)置了具有各種電路元件的元件庫，包括各種門電路、觸發(fā)器、鎖存器、計數(shù)器、各種中規(guī)模電路、各種功能較強的宏功能塊等用戶只要點擊這些器件就能調(diào)入圖形編輯器中。這種 方法的優(yōu)點是直觀、便于理解、元件庫資源豐富。但是在大型設(shè)計中，這種方法的可維護性差，不利于模塊建設(shè)與重用。更主要的缺點是：當(dāng)所選用芯片升級換代后，所有的原理圖都要作相應(yīng)的改動。故在 ISE 軟件中一般不利用此種方法。 為了克服原理圖輸入方法的缺點，目前在大型工程設(shè)計中，在 ISE 軟件中常用的設(shè)計方法是 HDL 設(shè)計輸入法，其中影響最為廣泛的 HDL 語言是 VHDL 和 Verilog HDL。它們的共同優(yōu)點是利于由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性強，設(shè)計不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植，故在 ISE 軟件中推薦使用 HDL設(shè)計輸入法。波形輸入及狀態(tài)機輸入方法是兩種最常用的輔助設(shè)計輸入方法，使用波形輸入法時，只要繪制出激勵波形的輸出波形， ISE 軟件就能自動地根據(jù)響應(yīng)關(guān)系進行設(shè)計；而使用狀態(tài)機輸入時，只需設(shè)計者畫出狀態(tài)轉(zhuǎn)移圖， ISE 軟件就能生成相應(yīng)的 HDL 代碼或者原理圖，使用十分方便。其中 ISE 工具包中的 StateCAD 就能完成狀態(tài)機輸入的功能。但是需要指出的是，后兩種設(shè)計方法只能在某些特殊情況下緩解設(shè)計者的工作量，并不適合所有的設(shè)計。 （ Synthesis）。綜合是將行為和功能層次表 達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。一般來說，綜合是針對 VHDL 來說的，即將 VHDL 描述的模型、算法、行為和功能描述轉(zhuǎn)換為 FPGA/CPLD 基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件，即構(gòu)成對應(yīng)的映射關(guān)系。 在 Xilinx ISE 中，綜合工具主要有 Synplicity 公司的 Synplify/Synplify Pro，Synopsys 公 司 的 FPGA Compiler II/ Express ， Exemplar Logic 公司的 LeonardoSpectrum 和 Xilinx ISE 中的 XST 等，它們是指將 HDL 語言、原理 圖等設(shè)計輸入翻譯成由與、或、非門， RAM，寄存器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根 8 據(jù)目標(biāo)與要求優(yōu)化所形成的邏輯連接，輸出 edf 和 edn 等文件，供 CPLD/FPGA 廠家的布局布線器進行實現(xiàn)。 (Implementation)。實現(xiàn)是根據(jù)所選的芯片的型號將綜合輸出的邏輯網(wǎng)表適配到具體器件上。 Xilinx ISE 的實現(xiàn)過程分為：翻譯（ Translate）、映射（ Map）、布局布線（ Place amp。 Route）等 3 個步驟。 ISE 集成的實現(xiàn)工具主要有約束編輯器（ Constraints Editor）、 引腳與區(qū)域約束編輯器（ PACE）、時序分析器（ Timing Analyzer）、 FPGA 底層編輯器（ FGPA Editor）、芯片觀察窗（ Chip Viewer）和布局規(guī)劃器（ Floorplanner）等。 （ Verification）。驗證 (Verification)包含綜合后仿真和功能仿真（ Simulation）等。功能仿真就是對設(shè)計電路的邏輯功能進行模擬測試，看其是否滿足設(shè)計要求，通常是通過波形圖直觀地顯示輸入信號與輸出信號之間的關(guān)系。綜合后仿真在針對目標(biāo)器件進行適配之后進行，綜合后仿真接近真 實器件的特性進行，能精確給出輸入與輸出之間的信號延時數(shù)據(jù)。 ISE 可結(jié)合第三方軟件進行仿真，常用的工具如 Model Tech 公司的仿真工具 ModelSim 和測試激勵生成器 HDL Bencher ， Synopsys 公司的 VCS等。通過仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計中的錯誤，加快設(shè)計進度，提高設(shè)計的可靠性。 每個仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計。 （ Download）。下載（ Download）即編程（ Program）設(shè)計開發(fā)的最后步驟就是將已經(jīng)仿真實現(xiàn)的程序 下載到開發(fā)板上，進行在線調(diào)試或者說將生成的配置文件寫入芯片中進行測試。在 ISE 中對應(yīng)的工具是 iMPACT。 信號發(fā)生器的 FPGA 實現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構(gòu)建的 DDS 電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS 技術(shù)的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現(xiàn)任意波形輸出，近來， CPLD 及 FPGA 的發(fā)展為實現(xiàn) DDS 提供了更好的技術(shù)手段。 FPGA 的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計 非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。 正弦信號的實現(xiàn) 正弦信號實現(xiàn)的核心問題是 DDS 正弦信號的產(chǎn)生、信號的控制問題。由于 DDS 實現(xiàn)的方式有很多，因而，在設(shè)計的過程中我們綜合考慮了以下三種實現(xiàn)方案 : 方案一 :以單片機為系統(tǒng)控制核心 。采用 AD 公司的 DDS 集成芯片 AD9854 來產(chǎn)生1Hz 100KHZ的 正弦信號 。單片機用來負(fù)責(zé)完成對 AD9854頻率控制字和控制信號的置入，以及對鍵盤操作和液晶顯示的控制 。而低通濾波器主要用于抑制諧波干擾，保證輸出信號頻譜的純度。整個系統(tǒng)由控制模塊、 DDS 模塊、輸出模塊構(gòu)成。系統(tǒng)框圖如圖 4 所示。該方案結(jié)構(gòu)簡單，控制方便、軟件容易實現(xiàn)，但硬件集成度不高。 9 圖 4 方案一 系統(tǒng)框圖 方案二 :根據(jù) DDS 原理利用 FPGA 自行設(shè)計 DDS 芯片，即用累加器按頻率要求對相應(yīng)的相位增量進行累加，再以累加相位值作為地址碼，取存放于 ROM 中的波形數(shù)據(jù)，經(jīng)D/A 轉(zhuǎn)換、濾波即得所需波形。方法簡單，頻率穩(wěn)定度高，易于程控。但這種設(shè)計方法是利用硬件描述語言 VHDL或 Verilog來設(shè)計相位累加器、 LUT(數(shù)據(jù)查表 )以及控制邏輯。此方式程序代碼量較大、設(shè)計效率偏低且使用較多 FPGA 資源。 方案三：直接從 Core Generator 中調(diào)用 DDS IP CORE 實現(xiàn) DDS 的核心功能，經(jīng)D/A 轉(zhuǎn)換、濾波即得所需波形。并通過 ps2 接口對 DDS IP CORE 模塊的輸入端口 DATA進行賦值，達(dá)到改變頻率的目的。 以上三種方案都切實可行，但方案三較其他方案 相比更具有以下優(yōu)點 : 方案三將必要的外圍電路和處理器集中在一塊芯片上，無需專門的處理器芯片，減小了系統(tǒng)的體積，簡化了系統(tǒng)的規(guī)模 。 在外圍電路不變的情況下，通過更新算法和對 FPGA 內(nèi)部電路的重新設(shè)計，便可以使系統(tǒng)功能得到提升和加強 。 無需編寫大量的程序代碼，設(shè)計效率高，且占用較少的 FPGA 邏輯資源； 更具有設(shè)計靈活、集成度高等優(yōu)點 。 因此，選用方案三作為最終正弦信號的實現(xiàn)方案。 圖 5 方案三 仿真波形 方波的實現(xiàn) 在正弦 波的基礎(chǔ)上，調(diào)用如圖 6 所示的 Comparator IP CORE 即可產(chǎn)生方波。 10 圖 6 Comparator IP CORE 界面 圖 7 Comparator IP CORE 模塊外部接口定義 方波信號的占空比可調(diào)節(jié)具有其應(yīng)用價值，如何實現(xiàn)方波占空比的調(diào)節(jié)成為方波實現(xiàn)的核心問題。在實現(xiàn)過程中，我們綜合考慮了以下兩種方案。 方案一：通過對比較器的 b 輸入端編程設(shè)置 ,改變分壓值。也即改變了 比較器的比較電壓。當(dāng)比較電壓改變時 ,相應(yīng)的正弦信號電壓和比較電壓的相交點也改變 ,從而使得輸出方波的占空比也隨之變化 ,但占空比的值與比較電壓值也是非線性關(guān)系 ,因此占空比大小設(shè)置需要經(jīng)過計算來確定比較電壓的大小。 圖 8 表示了輸出正弦信號和比較電壓。下面利用圖 8 對這一關(guān)系做推導(dǎo) : 11 圖 8 正弦信號和比較電壓 設(shè) :正弦信號為 1 (1 sin 2 )x A ftp=? , 其中 A 為正 弦信號幅值 ,同時也是直流偏移值 , 1/fT= 為信號頻率 。比較電壓值為 2x 。占空比的值為 D(0D1)。根據(jù)圖 8的設(shè)定 ,有 2 1 1/ ( 2 2 / ) / = 2 / 1 / 2D t T t T T t T= = + + ① 故 1 ( 1 / 2) / 2t T D=? ② 另 1sin 2x A ftp= 。而 2x A x=+。將 1t 代入得 : 2 [1 si n ( 1 / 2) ]x A Dp= ? ③ 當(dāng)要設(shè)置的占空比確定后要通過式 進行計算。 2x 是根據(jù)占空比確定的比較電壓值 ,可以通過編程來改變。但 FPGA 實現(xiàn)三角函數(shù)運算要通過 CORDIC 算法，編程實現(xiàn)比較復(fù)雜。 方案二：假設(shè)要實現(xiàn)占空比為 M/N 的方波信號，通過對比較器的輸入信號進行 N倍頻處理，同時將比較器設(shè)置成過零比較器實現(xiàn)占空比 50%的方波輸出。再利用 Verilog HDL 編程對比較器的輸出方波信號實現(xiàn)任意占空比的任意分頻。這種方法易于編程，不需要復(fù)雜的運算，易于實現(xiàn)。 因此，選方案二來實現(xiàn)占空比的任意可調(diào)。 三角波的實現(xiàn) 不同采樣頻率下讀取波 形 ROM 中的數(shù)據(jù)即可實現(xiàn)任意頻率三角波的輸出。 FPGA 內(nèi)部有 Block RAM 和分布式 RAM, 這些資源都可以作為 ROM。本次設(shè)計中系統(tǒng)調(diào)用的 ROM 是用 Xilinx ISE 的 core generator 產(chǎn)生的 IP 核通用模塊。用 IP 核的界面如圖 9 所示 , 使用該模塊可以加快系統(tǒng)的設(shè)計 , 不必了解 ROM 的內(nèi)部結(jié)構(gòu)和具體的設(shè)計方法。同時 , ROM 核模塊可支持直接調(diào)用 .coe 文件。由于 .coe 文件中存儲了 ROM 中的數(shù)據(jù) , 因此 , 通過改變 . coe 的內(nèi)容就能很方便地改變 ROM 中的存儲數(shù)據(jù)。 查找表中的 數(shù)據(jù)通過在 Matlab 中編程獲得。運用 Matlab 中圖形繪制和圖形數(shù)據(jù)保存的命令來生成 .coe 文件。同時可以根據(jù)設(shè)計精度要求來決定采樣點數(shù)和單個數(shù)據(jù)的 12 數(shù)據(jù)位數(shù) , 以達(dá)到控制精度的目的。如果使用傳統(tǒng)的 ROM 數(shù)據(jù)人工輸入 , 則工作量十分巨大。 圖 9 Xilinx ROM IP 核界面 第四章 系統(tǒng)硬件設(shè)計 系統(tǒng)硬件總體框圖 圖 10 系統(tǒng)硬件結(jié)構(gòu)框圖 系統(tǒng)硬件結(jié)構(gòu)如圖 10 所示，圖中核心部件是