【文章內容簡介】 系列的組成主要包括：(l)邏輯數(shù)組，由多個邏輯數(shù)組塊(Logic Array Blocks，LABs)排列而成，用于實現(xiàn)大部分邏輯功能；(2)在芯片四周分布著可編程的輸入輸出單元(InPut/OutPut Elements，IOEs)，提供封裝引腳與內部邏輯之間的連接接口；(3)豐富的多層互連結構的可編程聯(lián)機；(4)片上的隨機存取塊狀RAM；(5)鎖相環(huán)(PLL)，用于時鐘的鎖定與同步、能夠實現(xiàn)時鐘的倍頻和分頻；(6)高速的硬件乘法器，有助于實現(xiàn)高性能的DSP功能。 FPGA工作狀態(tài)FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內編程RAM中，配置完成以后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。因此，F(xiàn)PGA的使用靈活。 FPGA的編程技術目前有三種基本的FPGA編程技術：SRAM、反熔絲、Flash。其中，SRAM是迄今為止應用范圍最廣的架構，主要因為它速度快且具有可重編程能力，而反熔絲FPGA只具有一次可編程(one Time Programmabfe，OTP)能力?；贔lash的FPGA是FPGA領域比較新的技術，也能提供可重編程功能?；赟RAM的FPGA器件經(jīng)常帶來一些其他的成本，包括：啟動PROMS支持安全和保密應用的備用電池等等?；贔lash和反熔絲的FPGA沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本。 FPGA器件配置方式Aletra公司的FPGA器件配置的方式組要分為兩大類：主動方式和被動方式。主動方式由FPGA器件引導操作過程，它控制外部存儲器的數(shù)據(jù)傳輸以及初始化過程，這種方式需要一個串行存儲器件，用來存儲配置信息?；赟RAM編程方式的FPGA器件多采用主動方式配置，每次重新上電后，F(xiàn)PGA器件可以控制專用的串行配置存儲器件對其進行配置。被動方式由外部計算機或控制器控制配置過程，CPLD器件以及為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法。根據(jù)數(shù)據(jù)線的多少又可以將FPGA器件配置分為并行和串行配置兩類。將前述方式進行不同組合可得到5種配置方式：主動串行（AS）、被動串行（PS）、被動并行同步（PPS）、被動并行異步（PPA）和邊界掃描（JTAG）方式。使用FPGA器件設計數(shù)字電路，不僅可以簡化設計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一族。使用FPGA器件設計數(shù)字系統(tǒng)電路的主要優(yōu)點如下：。 Verilog HDL語言簡介Verilog HDL是一種硬件描述語言，于1995年被接納為IEEE標準，標準編號為IEEE Std 13641995。Verilog HDL可用于從算法級、門級到開關級的多種抽象層次的數(shù)字系統(tǒng)建模。它使各種設計工具（包括驗證仿真、時序分析、測試分析以及綜合）能夠在多個抽象層次上以標準文本格式描述數(shù)字系統(tǒng)，簡單、直觀并富有效率。由于Verilog HDL既是機器可讀的語言也是人類可讀的語言，因此它支持硬件設計的開發(fā)、驗證、綜合和測試；硬件數(shù)據(jù)之間的通信；硬件的設計、維護和修改?，F(xiàn)在，Verilog HDL已經(jīng)成為數(shù)字系統(tǒng)設計的首選語言，并成為綜合、驗證和布局布線技術的基礎。Verilog HDL包含了豐富的內建原語，包括邏輯門、用戶定義的原語、開關以及線邏輯。它還具有器件管腳間的時延和時序檢查功能。從本質上講，Verilog所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（net）和變量（variable）。對于連續(xù)賦值，變量和線網(wǎng)的表達式能夠連續(xù)地將值驅動到線網(wǎng)，它提供了基本的結構級建模方法。對于過程賦值，變量和網(wǎng)絡值的計算結果可以存儲于變量當中，它提供了基本的行為級建模方法。一個用Verilog HDL描述的設計包含一組模塊，每一個模塊都包含一個I/O接口和一個功能描述。模塊的功能描述可以是結構級的、行為級的、也可以是結構級和行為級的混合。這些模塊組成一個層次化結構并使用線網(wǎng)進行互連。一個完整的VerilogHDL設計模塊包括端口定義、I/O聲明、信號類型聲明和功能描述四部分。Verilog語言可以通過使用編程語言（Programming Language Interface,PLI）和Verilog程序接口（Verilog Procedural Interface,VPI）進行擴展。PLI/VPI是一些例程的集合，它使得外部函數(shù)能夠訪問包含在Verilog HDL描述內部的信息，推動了與仿真之間的動態(tài)交互。PLI/VPI的應用包括將Verilog HDL仿真器與其它仿真和CAD系統(tǒng)、用戶定制的調試任務、時延計算以及標注器相連接。用Verilog HDL語言開發(fā)FPGA的完整流程為：：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。（edif）的EDA工業(yè)標準文件。：，即把設計好的邏輯安放到PLD/FPGA內。：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。：確認仿真無誤后，將文件下載到芯片。3系統(tǒng)軟件設計FPGA軟件電路設計主要是通過軟件編程實現(xiàn)FPGA內部的電路的形成。本章主要是利用VerilogHDL，把數(shù)字電路系統(tǒng)從上層到下層（從抽象到具體）逐層描述設計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。然后，利用Quartus II工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉換到門級電路網(wǎng)表。接下去，再用現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉換為要實現(xiàn)的具體電路布線結構。 Quartus II簡介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括：、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件。（電路）平面布局連線編輯。，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 II邏輯分析工具進行嵌入式的邏輯分析。，并將它們鏈接起來生成編程文件。、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。 Quartus II設計流程：完成器件的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具。：包括分析和綜合器件、輔助工具和RTL查看器等工具。：將設計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。；進行時序分析，可查看時序分析結果報告。：Quartus II提供了功能仿真和時序仿真兩種工具。：包括四種編程模式，即被動串行模式、JTAG模式、主動串行模式和插座內編程模式。 Quartus II系統(tǒng)工程設計Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。任何一項設計都是一項工程，都必須首先為此工程建立一個放與此工程相關的所有文件的文件夾，此文件夾將被EDA軟件默認為工作庫（Work Libray）。、名稱和頂層實體。在圖31中設當文本框內設置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。設置好后單擊Next按鈕。圖31指定項目目錄、名稱和頂層實體，執(zhí)行默認操作，單擊Next按鈕。本設計采用CycloneⅡ系列的EP2C35F672C8芯片。，默認操作，單擊Next按鈕。確認無誤后，單擊Finish按鈕，結束新建工程向導，如圖32所示。圖32審查工程選擇File→New命令，顯示如圖34界面，選擇Verilog HDL File，單擊OK按鈕，進入源文件編輯區(qū)，輸入源程序并保存文件，將Verilog源程序添加進工程，即Add Current File To Project。Quartus II編譯器是由一系列處理模塊構成的，這些模塊負責對設計項目的檢錯、邏輯綜合和結構綜合。即將設計項目適配進FPGA/CPLD目標器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序仿真文件、器件編程的目標文件等。編譯器首先從工程設計文件間的層次結構描述中提取信息，包括每個低層次文件中的錯誤信息，供設計者排除，然后將這些層次構建產(chǎn)生一個結構化的以網(wǎng)表文件表達的電路原理圖文件，并把各層次中所有的文件結合成一個數(shù)據(jù)包，以便更有效的處理。首先選擇Processing菜單中的Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。注意這里所謂的編譯（Compilation）包括Quartus II對設計輸入的多項處理操作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序分析等。源程序工程編譯無誤后，可生成模塊電路。選擇File→Create/Update→Create Symbol Files For Current File，例如圖33所示的是一個由Verilog源程序生成的乘法器。圖33乘法器 Diagram/Schematic File并添加模塊電路 II軟件里選擇File→New打開新建文件夾對話框，選擇Block Diagram/Schematic File，單擊OK，即建立了一個空的頂層模塊。，選擇Insert→Symbol,打開一個Symbol對話框,如圖34所示，選擇已有模塊，則可將其添加到頂層模塊中。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。圖34 Symbol對話框 Waveform File，選擇File→New→Others打開對話框，選擇Vector Waveform File，新建波形文件。，設置仿真時間，Edit→End Time打開如圖35對話框。設置時鐘信號周期、占空比，在波形文件中單擊時鐘信號（clk），選擇Value→Clock，彈出如圖35所示對話框。圖35設置仿真時間早期的DDS系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構建的DDS電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用DDS芯片極大的推動了DDS技術的發(fā)展，但專用DDS芯片價格昂貴，且無法實現(xiàn)任意波形輸出。近來，CPLD及FPGA的發(fā)展為實現(xiàn)DDS提供了更好的技術手段。FPGA的應用不僅使得數(shù)字電路系統(tǒng)的設計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。用FPGA設計DDS電路比采用專用DDS芯片更為靈活。因為，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生任意波形，因而具有相當大的靈活性。相比之下FPGA的功能完全取決于設計需求，可以復雜也可以簡單，而且FPGA芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將DDS設計嵌入到FPGA芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用FPGA來設計DDS系統(tǒng)具有很高的性價比。用FPGA可以非常方便的實現(xiàn)DDS系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進行電路的修改。本系統(tǒng)是在基于DDS技術的基礎上，產(chǎn)生3種信號波形，分別為正弦波、方波、鋸齒波。其中，正弦波采用查找表法產(chǎn)生其基本波形。方波以DDS相位累加器的溢出信號為輸入，計算得出其基本波形。鋸齒波以DDS相位累加器輸出信號的高8位為輸入，得到其基本波形。本