【文章內(nèi)容簡介】 則等編程語言的基本要素，在功能的完善性和應(yīng)用的靈活性上不比任何高級語言差。 G語言還擁有豐富的擴(kuò)展函數(shù)，為用戶提供了極大的方便。這些擴(kuò)展函數(shù)主要是關(guān)于數(shù)據(jù)采集、 GPIB 和串行儀器控制，以及數(shù)據(jù)分析、數(shù)據(jù)顯示和數(shù)據(jù)存儲。同時， G語言還包括常用的程序調(diào)試工具，如設(shè)置斷點(diǎn)、單步調(diào)試、數(shù)據(jù)探針和動態(tài)顯示執(zhí)行程序流程等功能。 G語言和傳統(tǒng)語言最大的區(qū)別在于編程方式，一般的高級語言采用文本編程，而 G語言采用圖形化的編程方式。 安徽 理工大學(xué)畢業(yè)設(shè)計 11 3 基于 FPGA 的 DDS 模塊的實(shí)現(xiàn) FPGA 簡介 數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過了早期 的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路 （ VLSIC） 以及許多既有特定功能的專用集成電路的發(fā)展過程。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路 （ Application Special Integrated Circuit, ASIC） 芯片，而且希望 ASIC 的設(shè)計周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件 （ Field Programmable Logic Device, FPLD） ,其中應(yīng)用最廣泛的當(dāng)屬 CPLD 和FPGA。 CPLD 是復(fù)雜可編程邏輯器件 （ Complex Programmable Logic Device） 的簡稱， FPGA是現(xiàn)場可編程門陣列 （ Field Programmable Gate Array） 的簡稱。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時可以忽略這兩者的區(qū)別。不同廠家對可編程邏輯器件的叫法也不盡相同。 Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)，EEPROM 技術(shù)）、 FLEX 系列（查找 表技術(shù)， SRAM 工藝）都叫做 CPLD；而把也是 SRAM工藝、基于查找表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。 早期的可編程邏輯器件都屬于低密度 PLD（ Programmable Logic Device） ，結(jié)構(gòu)簡單，設(shè)計靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。 1985 年 Xilinx 公司首先推出了現(xiàn)場可編程門陣列 FPGA，這是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，其結(jié)構(gòu)和陣列型 PLD 不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有 密度高、編程速度快 ，設(shè)計靈活和可再配置設(shè)計能力等許多優(yōu)點(diǎn)。 安徽 理工大學(xué)畢業(yè)設(shè)計 12 系 統(tǒng) 需 求系 統(tǒng) 設(shè) 計 規(guī) 范確 定 軟 件 / 硬 件 劃 分邏 輯 總 體 設(shè) 計 方 案 軟 件 總 體 設(shè) 計 方 案邏 輯 詳 細(xì) 設(shè) 計 方 案邏 輯 編 碼功 能 驗(yàn) 證軟 件 詳 細(xì) 設(shè) 計 方 案軟 件 編 碼軟 件 驗(yàn) 證軟 硬 協(xié) 同 驗(yàn) 證綜 合 布 局 布 線時 序 驗(yàn) 證主 板 調(diào) 試 圖 31 FPGA 設(shè)計流程圖 隨著可編程邏輯器件 FPGA 的迅速發(fā)展 ,基于 FPGA 控制的 DDS信號發(fā)生器使得電路設(shè)計更加簡單 ,而且通過預(yù)留的端口可輕松進(jìn)行二次開發(fā)。 FPGA 一般由 6部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個單元簡介如下： （ 1）可編程輸入 /輸出單元（ I/O 單元）。目前大多數(shù) FPGA 的 I/O 單元被設(shè)計為可編程 模式，即通過軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等； （ 2）基本可編程邏輯單元。 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 內(nèi)部寄存器可配置為帶 同步 /異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有 一定的差異，而且寄存器和查找表的組合模式也不同。 （ 3）嵌入式塊 RAM。目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。 （ 4）豐富的布線資源。布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定安徽 理工大學(xué)畢業(yè)設(shè)計 13 著信號在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分： A全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復(fù)位 /置位的布線； B 長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線； C短線資源：用來完成 基本邏輯單元間的邏輯互連與布線； D其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 （ 5）底層嵌入功能單元。由廠商及芯片型號決定。 （ 6）內(nèi)嵌專用硬核。與“底層嵌入單元”有區(qū)別，這里指的硬核主要是那些通用性相對較弱的芯片，不是所有 FPGA 芯片都包含硬核。 VHDL 簡介 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language） 誕生 于1982 年。 1987年底， VHDL被 IEEE 和美國國防部確認(rèn) 為標(biāo)準(zhǔn)硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句 外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基 本點(diǎn)。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大 , 設(shè)計方式多樣 。 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時 , 它還具有多層次的電路設(shè)計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實(shí)現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計方法靈活多樣 , 既支 持自頂向下的設(shè)計方式 , 也支持自底向上的設(shè)計方法 。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。 (2) VHDL 語言具有強(qiáng)大的硬件描述能力 。 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 安徽 理工大學(xué)畢業(yè)設(shè)計 14 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定 義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 (3)VHDL 語言具有很強(qiáng)的移植能力 。 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4)VHDL 語言的設(shè)計描述與器件無關(guān) 。 采用 VHDL語言描述硬件電路時 , 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。這樣做的好處是可以使設(shè)計人員集中精力進(jìn)行電路設(shè)計的優(yōu)化 , 而不需要考慮其他的問題。當(dāng)硬件電路 的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 (5) VHDL 語言程序易于共享和復(fù)用 。 VHDL 語言采用基于庫 (library)的設(shè)計方法。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 ,而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊 , 將這些模塊存放在庫中 ,就可以在以后的設(shè)計中進(jìn)行復(fù)用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 ,因此它可以使設(shè)計成果在 設(shè)計人員之間方便地進(jìn)行交流和共享 ,從而減小硬件電路設(shè)計的工作量 ,縮短開發(fā)周期。 QuartusⅡ簡介 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VerilonHDL、 VHDL以及 AHDL（ Altera Hardware Description Language） 等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 Quartus II可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完 善的用戶圖形界面設(shè)計方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng) （ SOPC） 開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 安徽 理工大學(xué)畢業(yè)設(shè)計 15 MaxplusII 作為 Altera 的上一代 PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 MaxplusII 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如SignalTapII、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了