【文章內(nèi)容簡介】 ！搞電路設(shè)計的前提是必須要具備一定的硬件知識．在這個層面，干重于學，當然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗． （ 2） 產(chǎn)品設(shè)計 ： 把相對成熟的技術(shù)應用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 7 專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點在性能，后者對價格敏感產(chǎn)品設(shè)計以實現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個實現(xiàn)手段在這個領(lǐng)域， FPGA 因為具備接口，控制，功能IP，內(nèi)嵌 CPU 等特點有條件實現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計將是 FPGA 技術(shù)應用最廣大的市場，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計對技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn)在整個行業(yè)正處在組建＂首發(fā)團隊＂的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計是一種 職業(yè)發(fā)展 方向定位，不是簡單的愛好就能做到的！產(chǎn)品設(shè)計領(lǐng)域會造就大量的企業(yè) 和企業(yè)家，是一個近期的發(fā)展熱點和機遇 （ 3） 系統(tǒng)級應用 ： 系統(tǒng)級的應用是 FPGA 與傳統(tǒng)的 計算機技術(shù) 結(jié)合，實現(xiàn)一種FPGA 版的 計算機系統(tǒng) 如用 Xilinx V4， V5 系列的 FPGA，實現(xiàn)內(nèi) 嵌 POWER PC CPU， 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINIX 等系統(tǒng)這個系統(tǒng)也就支持各種標準外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成FPGA 大型系統(tǒng)來講是很有幫助的。這種 “ 山寨味 ” 很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。若在系統(tǒng)級應用中，開發(fā)人員不具備系統(tǒng)的擴充開發(fā)能力，只是搞搞編程是沒什么意義的，當然設(shè)備驅(qū)動程序的開發(fā)是另一種情況，搞系統(tǒng)級應用看似起點高，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點個人開發(fā)，希望能幫助想學 FPGA 但很茫然無措的人理一理思路。這是一個不錯的行業(yè)，有很好的個人成功機會。但也肯定是一個競爭很激烈的行 業(yè)，關(guān)鍵看的就是速度和深度當然還有市場適應能力。 FPGA 芯片的選擇 隨著可編程邏輯器件應用的日益廣泛，許多 IC 制造廠家涉足 CPLD/FPGA 領(lǐng)域。 目前世界上有十幾家生產(chǎn) CPLD/FPGA 的公司，最大的三家是： ALTERA XILINX Lattice 其中 ALTERA 和 XILINX 占有了 60%以上的市場份額。 不同的廠家所提供的芯片也各有不同。 ALTERA：九十年代以后發(fā)展很快，是最大可編程邏輯器件供應商之一。主要產(chǎn)品有： MAX3000/7000,FLEX10K,APEX20K， ACEX1K， Stratix， Cyclone 等。 Altera是著名的 PLD 生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。 Altera 的 PLD 具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的 IP基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 8 核、宏功能庫等，因此 Altera 的產(chǎn)品獲得了廣泛的應用。 Altera 的產(chǎn)品有多個系列，按照推出的先后順序依次為 Classic 系列、 MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、 APEX(Advanced Logic Element Matrix)系列、 ACEX 系列、 Stratix 系 列以及 Cyclone 等 [15]。 XILINX 是 FPGA 的發(fā)明者，老牌 FPGA 公司，是最大可編程邏輯器件供應商之一。產(chǎn)品種類較全，主要有： XC9500， Coolrunner ， Spartan, Virtex 等。開發(fā)軟件為ISE。通常來說，在歐洲和美國用 Xilinx 的人多，在日本和亞太地區(qū)用 ALTERA 的人多。 全球 PLD/FPGA 產(chǎn)品 60%以上是由 Altera 和 Xilinx 提供的。 可以講 Altera 和Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向 。 Lattice 是 ISP 技術(shù)的發(fā)明者 ,ISP 技術(shù)極大的促進了 PLD產(chǎn)品的發(fā)展，與 ALTERA和 XILINX 相比，其開發(fā)工具略遜一籌。中小規(guī)模 PLD 比較有特色， 1999 年推出可編程模擬器件。 99 年收購 Vantis（原 AMD 子公司） ,成為第三大可編程邏輯器件供應商。 2020 年 12 月收購 agere 公司（原 Lucent 微電子部）的 FPGA 部門。主要產(chǎn)品有ispMACH4000， EC/ECP,XO,XP 以及可編程模擬器件等 。 在 FPGA 中常用的編程工藝有反熔絲和 SRAM 兩類。綜合考慮設(shè)計、仿真和調(diào)試的全過程，在此 主要考慮選用 Altera 公司的 FLEX10K 系列的 FPGA 芯片。 FLEX10K是 Altera 公司 1995 年推出的產(chǎn)品系列，它集合了可編程器件的靈活性，采用 mCMOS SRAM 工藝制造，器件規(guī)模從 10000 門到 250000 門，系統(tǒng)時鐘可以達到 204MHZ，兼容 66MHZ， 64 bit PIC，采用獨特的嵌入式陣列和邏輯陣列的邏輯實現(xiàn)結(jié)構(gòu)，同一系列相同封裝的芯片在管腳上滿足兼容 [16]。 同時，可為用戶提供多達 3K? 8 位的片內(nèi) RAM，其雙口 RAM 為獨立的讀寫 操作提供了獨立的讀、寫端口，且每個 I/O 口都有寄存器； PLL 時鐘管理和時鐘增強電路提高了系統(tǒng)的性能，并且可以提供時鐘倍頻；專用進位鏈路，可實現(xiàn)快速加法器和計數(shù)器功能；專用級聯(lián)鏈路，支持系統(tǒng)集成；支持多時鐘系統(tǒng)的低時滯要求；具有JTAG邊界掃描測試內(nèi)速電路； Altera的 I/O多重電壓 FineLine BGA 封裝極大的提高了 FLEX10K 系列的靈活性和適應性。并由 Altera 公司的 MAX plusⅡ開發(fā)系列提供軟件支持。 本設(shè)計中采用 Altera公司的 FLEX10K系列芯片 EPF10K10LC844，作為實現(xiàn) DDS的 FPGA 芯片。 EPF10K10LC844 的主要參數(shù)如表 31[17]： 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 9 表 31 EPF10K10LC844 的主要參數(shù) 邏輯門數(shù) I/O 門數(shù) 電源 V 速度等級 /ns 邏輯單元 RAM /bit 參數(shù) 10000 84 4 576 6144 其 5V 外部電源和 TTL、 CMOS 電平兼，豐富的寄存器資源和 I/O 口， 40MHZ的工作頻率滿足基準時鐘 10MHZ 的要求，其優(yōu)良的特性完全可以實現(xiàn) DDS 芯片的功能。 DDS 原理及相關(guān)介紹 直接數(shù)字頻率 合成器 （ DDS）的基本原理： DDS 是利用采樣定理， 根據(jù)相位間隔對正弦信號進行取樣、量化、編碼，然后儲存在 EPROM 中構(gòu)成一個正弦查詢表 ，通過查表法產(chǎn)生波形 [2]。它是 由參考時鐘、相位累加器、正弦查詢表和 D／ A 轉(zhuǎn)換器組成， DDS 的 結(jié) 構(gòu)有很多種，其基本的 電 路原理可用圖 31 來 表示。 圖 31 直接數(shù)字頻率合成器原理框圖 相位累加器由 N 位加法器與Ｎ位累加寄存器 級聯(lián) 構(gòu)成。每 來 一 個時鐘脈沖 fs，加法器 將頻 率控制字ｋ與累加寄 存器輸 出的累加相位 數(shù) 據(jù)相加，把相加后的 結(jié) 果送至累加寄存器的 數(shù) 據(jù) 輸 入端。累加寄存器 將 加法器在上一 個時鐘脈沖 作用后所 產(chǎn) 生的新相位 數(shù) 據(jù)回 饋 到加法器的 輸 入端，以使加法器在下一 個時鐘脈沖 的作用下 繼續(xù) 與 頻 率控制字相加。 這樣 ，相位累加器在 時鐘 作用下，不 斷對頻 率控制字 進 行 線 性相位累加。 用相位累 加器輸 出的 數(shù) 據(jù)作 為波形內(nèi) 存（ ROM）的相位取 樣 地址， 這樣 就可把存 儲 在波形 內(nèi) 存 內(nèi) 的波形抽 樣 值 （二 進 制 編碼 ） 經(jīng) 查找表查出，完成相位到幅值 轉(zhuǎn)換 。波形 內(nèi) 存的 輸 出送到 D/A 轉(zhuǎn)換 器， D/A 轉(zhuǎn)換 器 將數(shù) 字量形式的波形幅值 轉(zhuǎn)換 成所要求合成 頻 率的模 擬 量形式信 號 [3]。 低通 濾 波器用于 濾 除不需要的取 樣 分量，以便 輸 出 頻譜純凈 的正弦波信 號 。相位累加器原理框圖如圖 32 所示。 fs K Fo 相位累加器 低通濾波器 D/A 轉(zhuǎn)換器 波形存儲器 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 10 圖 32 相位累加器原理框圖 由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。 新的數(shù)據(jù)送到相位累加器時，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片 頻率合成器 之間的相位差 [4]。當相位累加器加滿量時就會產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號頻率。 相位累加器的最大計數(shù)長度與正弦查詢表 中所存儲的相位分隔點數(shù)相同，在取樣頻率 (由參考時鐘頻率決定 )不變的情況下，由于相位累加器的相位增量不同，將導致一周期內(nèi)的取樣點數(shù)不同，輸出信號的頻率也相應變化。如果設(shè)定累加器的初始相位，則可以對輸出信號進行相位控制。由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設(shè)定相同的頻率控制字、不同的初始相位，那么在原理上就 可以 實現(xiàn)輸出兩路具有一定相位差的同頻信號 。 各模塊發(fā)生原理 正弦波發(fā)生模塊原理 為了增強系統(tǒng)的可靠性，我們在相位累加器和正弦表之前各加了一個 32 位的寄存器用以隔離前后級。相位累加器我們采用的是 32 位的，系統(tǒng)時鐘采用 100M。這樣按照公式計算則頻率分辨率為 Δf=Fclk/232=100M/232=，完全可以滿足系統(tǒng) 100Hz 步進的要求。輸出頻率 Fout=M*Δf（ M 為頻率控制字），由此式可知，只要改變頻率控制字 M 即可改變輸出頻率。因為系統(tǒng)頻率分辨率為 ，因此我們設(shè)置了兩種頻率步進字分別為 10Hz 和 100Hz。為了減少 FPGA 內(nèi)部資源的使用量，我們采取了相位截斷法，正弦表的輸入是第二個寄存器的高 12 位。正弦波發(fā)生模塊原理 框圖如圖 33 所示。 頻率控制字 K 輸出序列 N N 位 加法器 N 位相位 寄存器 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 11 圖 33 正弦波發(fā)生模塊原理框圖 AM 硬件實現(xiàn)原理 我們用將系統(tǒng)時鐘分頻得到的 256KHz 的時鐘作為一個 8 位的計數(shù)器的時鐘，該計數(shù)器的輸出作為一個 8 位正弦表 ROM 的地址發(fā)生器，從而得到一個 1KHz 的調(diào)制波。該調(diào)制波經(jīng)過幅值放大以后，再與一個直流分量疊加，然后與載波相乘就得到了AM 波，可以通過調(diào)節(jié)幅值放大倍數(shù)得到不同的調(diào)制度。原理框圖如圖 34 所示 圖 34 AM 原理框圖 FM 調(diào)制原理 由于調(diào)制信號都是 1KHz 的正弦波，所以為了節(jié)省資源， FM和 AM的信號用同一個信號。調(diào)制波與一個常數(shù)（最大頻偏）相乘，得到的結(jié)果再與載波的頻率控制字相加，所得到的信號即為調(diào)頻控制字，用此信號作為 ROM 的地址碼去查表，經(jīng)過DA 以后得到的就是調(diào)頻波。原理組成框圖如圖 35 所示 : 32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 256KHz AM 波 8位計數(shù)器 8 位 正弦ROM 幅值放大 直流疊加 乘法器 Fo 調(diào)制度控制字 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 12 圖 35 FM 調(diào)制原理組成框圖 ASK 調(diào)制原理 根據(jù) ASK 的定義，輸入為 1 時，輸出幅度最大，輸入為 0 時，輸出為 0，可以很容 易得到 ASK 信號。我們用了一個 M 序列發(fā)生器作為 10KHz 的基帶信號產(chǎn)生器，在 DDS 上做了一個使能端，當 M 序列輸出 1 時，輸出正弦波幅值最大，當 M 序列輸出 0 時，輸出 0。使其在輸出 ASK 信號時載波固定為 100KHz。這樣做不僅節(jié)省了FPGA 內(nèi)部資源，同時簡化了設(shè)計的復雜度。原理框圖如 36 所示： 圖 36 ASK 調(diào)制原理框圖 FSK 調(diào)制原理 這里我們約定輸入為 1 時， PSK 輸出初始相位為 0，輸入為 0 時，輸出反相。同樣為了節(jié)省資源同時為了簡化設(shè)計 ，我們也是用了一個使能端來得到 FSK 信號。原理框圖同 ASK。 正弦波發(fā)生模塊的實現(xiàn) 頻率合成器方案： 頻率合成是指對一個標準信號頻率經(jīng)過一系列算術(shù)運算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離散頻率的技術(shù) [5]。頻率合成有多種實現(xiàn)方法，其中32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 M 序列 1K 正弦ROM 乘法器 最大頻偏 加 法